KR100833590B1 - Word line selecting circuit for low power self refresh - Google Patents

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Abstract

본 발명은 저전력 셀프 리프레쉬를 위한 워드라인 선택 회로에 관하여 개시한다.The present invention discloses a wordline selection circuit for low power self refresh.

개시된 본 발명의 워드라인 선택 회로는 블록 그룹 선택 어드레스(BX12)를 포함하는 워드라인 어드레스를 리프레쉬 펄스(REFAD)에 응답하여 생성하는 어드레스 카운터부 및 셀프 리프레쉬 신호(SREF)와 입출력 모드 선택 신호(X32)에 응답하여 블록 그룹 선택 어드레스를 디코딩하는 디코더를 포함하며, 디코딩된 블록 그룹 선택 어드레스는 리프레쉬될 적어도 하나의 메모리 셀 블록 그룹을 선택한다.The disclosed word line selection circuit includes an address counter and a self refresh signal SREF and an input / output mode selection signal X32 which generate a word line address including a block group selection address BX12 in response to a refresh pulse REFAD. A decoder for decoding the block group selection address in response to < RTI ID = 0.0 >), wherein the decoded block group selection address selects at least one memory cell block group to be refreshed.

Description

저전력 셀프 리프레쉬를 위한 워드라인 선택 회로{WORD LINE SELECTING CIRCUIT FOR LOW POWER SELF REFRESH}Word line selection circuit for low power self refresh {WORD LINE SELECTING CIRCUIT FOR LOW POWER SELF REFRESH}

도 1은 종래 어드레스 카운터의 구성 블록도,1 is a block diagram illustrating a conventional address counter;

도 2는 도 1의 어드레스 카운터의 동작 파형을 도시한 도면,FIG. 2 is a diagram illustrating an operation waveform of the address counter of FIG. 1;

도 3은 종래 X32 데이터 입출력 모드에서 리프레쉬시 워드라인 선택 방법을 도시한 도면,3 is a diagram illustrating a word line selection method when refreshing in a conventional X32 data input / output mode;

도 4는 종래 X16 데이터 입출력 모드에서 리프레쉬시 워드라인 선택 방법을 도시한 도면,4 is a diagram illustrating a word line selection method when refreshing in a conventional X16 data input / output mode;

도 5는 본 발명의 일실시예에 따른 셀프 리프레쉬를 위한 워드라인 선택 회로의 블록 구성도,5 is a block diagram illustrating a word line selection circuit for self refresh according to an embodiment of the present invention;

도 6은 도 5의 블록 그룹 선택 어드레스 디코더의 예시 회로도,6 is an exemplary circuit diagram of the block group selection address decoder of FIG. 5;

도 7은 도 5의 어드레스 카운터의 구성 블록도 및7 is a block diagram illustrating an address counter of FIG. 5;

도 8은 도 7의 입출력 모드 변경부의 예시 회로도이다.8 is an exemplary circuit diagram of an input / output mode changer of FIG. 7.

본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 저전력 셀프 리프레쉬를 위한 워드라인 선택 회로에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly, to a word line selection circuit for low power self refresh.

일반적으로 리프레쉬(refresh)란 DRAM 셀에 데이터가 소멸되기 전에 저장된 데이터를 꺼내서 읽어보고 다시 써 넣는 과정을 말한다. DRAM에서 데이터는 고립된 셀 커패시터에 전하의 형태로 저장되는데 커패시터가 완벽하지 않아 저장된 전하가 리키지 전류(leakage current)에 의해 외부로 누설되기 때문에, 리프레쉬 동작이 필요하다.In general, refresh refers to a process of extracting, reading, and rewriting data stored in a DRAM cell before data is lost. In DRAM, data is stored in isolated cell capacitors in the form of charges, which require a refresh operation because the capacitors are not perfect and the stored charges leak to the outside by leakage current.

DRAM에서 리프레쉬 동작은, 내장된 리프레쉬 어드레스 카운터가 로우(Row) 어드레스를 발생시켜 수행되는데 외부 동작에 의해 리프레쉬를 수행하는 오토 리프레쉬(auto refresh), 외부 동작 없이도 리프레쉬 타이머(refresh timer)에 의해 내부에서 자동적으로 리프레쉬를 수행하는 셀프 리프레쉬(self refresh) 방법으로 수행될 수 있다.In DRAM, a refresh operation is performed by a built-in refresh address counter generating a low address. The auto refresh is performed by an external operation, and is performed internally by a refresh timer without an external operation. The method may be performed by a self refresh method of automatically refreshing.

도 1은 종래 어드레스 카운터의 구성 블록도이다. 도 1을 참조하면, 종래 어드레스 카운터는 메인 워드라인 지정 카운터(CNT3 내지 CNT8), 서브 워드라인 지정 카운터(CNT0 내지 CNT2) 및 블록 지정 카운터(CNT9 내지 CNT12)순으로 배치되어 리프레쉬될 워드라인의 어드레스를 생성한다. 1 is a block diagram of a conventional address counter. Referring to FIG. 1, the conventional address counter is arranged in the order of the main word line designation counters CNT3 to CNT8, the sub word line designation counters CNT0 to CNT2, and the block designation counters CNT9 to CNT12. Create

도 2는 도 1의 어드레스 카운터의 동작 파형을 도시한 도면이다. 도 2를 참조하면, 각 지정 카운터(CNT3 내지 CNT8, CNT0 내지 CNT2, CNT9 내지 CNT12)는 내부 리프레쉬 펄스(REFAD)에 응답하여 전단에 위치한 카운터의 출력 펄스를 입력받 아 입력 펄스의 주기를 두배로 늘력 출력(BX3TI 내지 BX8TI, BX0TI 내지 BX2TI, BX9TI 내지 BX12TI)한다. 여기서 내부 리프레쉬 펄스(REFAD)는 외부 제어 신호(예를 들면, CAS, RAS, WE)에 의해 생성될 수 있다.2 is a diagram illustrating an operation waveform of the address counter of FIG. 1. Referring to FIG. 2, each of the designated counters CNT3 to CNT8, CNT0 to CNT2, and CNT9 to CNT12 receives an output pulse of a counter located in front of the front end in response to an internal refresh pulse REFAD, thereby doubling the period of the input pulse. Stretch output (BX3TI to BX8TI, BX0TI to BX2TI, BX9TI to BX12TI). The internal refresh pulse REFAD may be generated by an external control signal (eg, CAS, RAS, WE).

리프레쉬될 워드라인 어드레스는 각 지정 카운터(CNT3 내지 CNT8, CNT0 내지 CNT2, CNT9 내지 CNT12)의 출력 펄스(BX3TI 내지 BX8TI, BX0TI 내지 BX2TI, BX9TI 내지 BX12TI)의 레벨의 조합에 의해 결정될 수 있다.The word line address to be refreshed may be determined by a combination of the levels of the output pulses BX3TI to BX8TI, BX0TI to BX2TI, BX9TI to BX12TI of each of the designated counters CNT3 to CNT8, CNT0 to CNT2, CNT9 to CNT12.

한편 DRAM은 사용자의 요구에 부응하여 다양한 데이터 입출력 모드를 지원한다. 예를 들면, DRAM은 데이터를 16 비트 단위로 입출력하는 X16 모드, 데이터를 32비트 단위로 입출력하는 X32 모드를 지원할 수 있다.Meanwhile, DRAM supports various data input / output modes in response to user demands. For example, the DRAM may support an X16 mode for inputting / outputting data in 16-bit units and an X32 mode for inputting / outputting data in 32-bit units.

그런데 셀프 리프레쉬 측면에 있어서 DRAM은 X16 모드 동작시나 X32 모드 동작시 모두 동일한 셀프 리프레쉬 시간 내에 모든 메모리 셀에 대하여 리프레쉬를 수행하여야 한다. 만약 뱅크당 8K의 워드라인을 가지는 256M DRAM인 경우 X32 모드 동작시 4K 리프레쉬 동작이 필요하지만 X16 모드 동작시 8K 리프레쉬 동작이 필요하다.However, in terms of self refresh, the DRAM must refresh all memory cells within the same self refresh time in both X16 mode operation and X32 mode operation. If 256M DRAM has 8K word lines per bank, 4K refresh operation is required for X32 mode operation, but 8K refresh operation is required for X16 mode operation.

도 3은 종래 X32 데이터 입출력 모드에서 리프레쉬시 워드라인 선택 방법을 도시한 도면이고, 도 4는 종래 X16 데이터 입출력 모드에서 리프레쉬시 워드라인 선택 방법을 도시한 도면이다. 3 is a diagram illustrating a refresh word line selection method in a conventional X32 data input / output mode, and FIG. 4 is a diagram illustrating a refresh word line selection method in a conventional X16 data input / output mode.

도 3과 도 4를 참조하면, 뱅크당 8K의 워드라인을 가지는 256M DRAM인 경우 X32 모드 동작시 4K 리프레쉬 동작이 필요하다. 뱅크당 8K의 워드라인을 가지는 256M DRAM인 경우 X16 모드 동작시 8K 리프레쉬 동작이 필요하다. 여기서 리프레쉬 동작은 오토 리프레쉬와 셀프 리프레쉬를 포함한다. 3 and 4, in the case of 256M DRAM having 8K word lines per bank, a 4K refresh operation is required during the X32 mode operation. In the case of 256M DRAM with 8K word lines per bank, 8K refresh operation is required for X16 mode operation. Here, the refresh operation includes auto refresh and self refresh.

따라서 동일한 셀프 리프레쉬 시간 내에 X32 모드 동작시 보다 X16 모드 동작시 더 많은 전류(IDD6: 셀프 리프레쉬 전류)가 소모되는 문제점이 있다. Therefore, there is a problem in that more current (IDD6: self-refresh current) is consumed in X16 mode operation than in X32 mode operation within the same self refresh time.

본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명은 데이터 입출력 모드에 따라 셀프 리프레쉬의 동작 횟수를 조절하는 것을 목적으로 한다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object of the present invention is to adjust the number of operations of the self refresh according to the data input / output mode.

상기 목적을 달성하기 위하여, 본 발명의 셀프 리프레쉬를 위한 워드라인 선택 회로는 블록 그룹 선택 어드레스(BX12)를 포함하는 워드라인 어드레스를 리프레쉬 펄스(REFAD)에 응답하여 생성하는 어드레스 카운터부 및 셀프 리프레쉬 신호(SREF)와 입출력 모드 선택 신호(X32)에 응답하여 상기 블록 그룹 선택 어드레스를 디코딩하는 디코더를 포함하며, 상기 디코딩된 블록 그룹 선택 어드레스는 리프레쉬될 적어도 하나의 메모리 셀 블록 그룹을 선택한다.In order to achieve the above object, the word line selection circuit for self refresh of the present invention includes an address counter and a self refresh signal that generate a word line address including a block group selection address BX12 in response to a refresh pulse REFAD. And a decoder for decoding the block group selection address in response to an SREF and an input / output mode selection signal X32, wherein the decoded block group selection address selects at least one memory cell block group to be refreshed.

여기서, 상기 워드라인 어드레스는 메인 워드라인 어드레스, 서브 워드라인 어드레스 및 블록 어드레스를 포함한다.Here, the word line address includes a main word line address, a sub word line address, and a block address.

또한 상기 어드레스 카운터부는 상기 메인 워드라인 어드레스를 생성하는 적어도 하나의 메인 워드라인 어드레스 카운터, 상기 서브 워드라인 어드레스를 생성 하는 적어도 하나의 서브 워드라인 어드레스 카운터 상기 블록 어드레스를 생성하는 적어도 하나의 블록 어드레스 카운터 및 상기 블록 그룹 선택 어드레스를 생성하는 블록 그룹 선택 어드레스 카운터를 포함한다.The address counter may include at least one main word line address counter for generating the main word line address, at least one sub word line address counter for generating the sub word line address, and at least one block address counter for generating the block address. And a block group selection address counter for generating the block group selection address.

또한 상기 메모리 셀 블록 그룹은 상기 블록 어드레스에 해당하는 메모리 셀 블록이 그룹핑되는 것이 바람직하다.In the memory cell block group, memory cell blocks corresponding to the block address may be grouped together.

또한 상기 블록 그룹 선택 어드레스 카운터는 입출력 모드 변환 신호에 응답하여 상기 블록 그룹 선택 어드레스를 선택적으로 출력하는 것이 바람직하다.The block group selection address counter may selectively output the block group selection address in response to an input / output mode conversion signal.

또한 상기 어드레스 카운터부는 상기 셀프 리프레쉬 신호와 상기 입출력 모드 선택 신호에 응답하여 상기 입출력 모드 변환 신호를 생성하는 입출력 모드 변환부를 더 포함한다.The address counter may further include an input / output mode converter configured to generate the input / output mode conversion signal in response to the self refresh signal and the input / output mode selection signal.

또한 상기 입출력 모드 변환부는 상기 셀프 리프레쉬 신호와 상기 입출력 모드 선택 신호 중 하나의 신호가 인에이블되면 상기 입출력 모드 변환 신호를 인에이블 시켜 출력하는 것이 바람직하다.The input / output mode conversion unit may enable and output the input / output mode conversion signal when one of the self refresh signal and the input / output mode selection signal is enabled.

또한 상기 입출력 모드 변환부는 상기 셀프 리프레쉬 신호의 위상을 반전하는 제1 인버터, 상기 입출력 모드 선택 신호의 위상을 반전하는 제2 인버터 및 상기 제1 인버터의 출력 신호와 상기 제2 인버터의 출력 신호를 낸드 연산하는 낸드 게이트를 포함한다.The input / output mode converter may include a first inverter for inverting a phase of the self refresh signal, a second inverter for inverting a phase of the input / output mode selection signal, an output signal of the first inverter, and an output signal of the second inverter. It includes a NAND gate to operate on.

또한 상기 디코더는 상기 셀프 리프레쉬 신호(SREF)와 입출력 모드 선택 신호(X32) 중 하나의 신호가 인에이블되면, 모든 메모리 셀 블록 그룹을 선택하도록 설정된 신호를 상기 디코딩된 블록 그룹 선택 어드레스로 출력하는 것이 바람직하 다.The decoder may output a signal configured to select all memory cell block groups to the decoded block group selection address when one of the self refresh signal SREF and the input / output mode selection signal X32 is enabled. desirable.

또한 상기 디코더는 상기 셀프 리프레쉬 신호와 입출력 모드 선택 신호가 디스에이블되면, 상기 디코딩된 블록 그룹 선택 어드레스가 하나의 메모리 셀 블록 그룹을 선택하도록 상기 블록 그룹 선택 어드레스를 디코딩하는 것이 바람직하다.In addition, when the self-refresh signal and the input / output mode selection signal are disabled, the decoder may decode the block group selection address so that the decoded block group selection address selects one memory cell block group.

또한 상기 디코더는 상기 셀프 리프레쉬 신호와 입출력 모드 선택 신호를 노어 연산하는 제1 노어 게이트, 상기 노어 게이트의 출력 신호의 위상을 반전하는 제1 인버터, 상기 블록 그룹 선택 어드레스의 위상을 반전하는 제2 인버터, 상기 제1 인버터의 출력신호와 상기 제2 인버터의 출력신호를 노어 연산하는 제2 노어 게이트, 및 상기 블록 그룹 선택 어드레스와 상기 제1 인버터의 출력 신호를 노어 연산하는 제3 노어 게이트를 포함한다.The decoder may further include a first NOR gate that performs a NOR operation on the self-refresh signal and an input / output mode selection signal, a first inverter that inverts a phase of an output signal of the NOR gate, and a second inverter that inverts a phase of the block group selection address. And a second NOR gate for NOR operation of the output signal of the first inverter and the output signal of the second inverter, and a third NOR gate for NOR operation of the block group selection address and the output signal of the first inverter. .

이하 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 보다 상세하게 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 5는 본 발명의 일실시예에 따른 셀프 리프레쉬를 위한 워드라인 선택 회로의 블록 구성도이다. 도 5를 참조하면, 본 발명의 일실시예에 따른 셀프 리프레쉬를 위한 워드라인 선택 회로는 어드레스 카운터부(110), 블록 그룹 선택 어드레스 디코더(120), 블록 어드레스 디코더(130), 블록 드라이버(140)을 포함한다.5 is a block diagram illustrating a word line selection circuit for self refresh according to an embodiment of the present invention. Referring to FIG. 5, the word line selection circuit for self refresh according to an embodiment of the present invention includes an address counter 110, a block group selection address decoder 120, a block address decoder 130, and a block driver 140. ).

상기 어드레스 카운터부(110)는 리프레쉬 펄스(REFAD)에 응답하여 워드라인 어드레스(BX0 내지 BX12)를 생성한다. 워드라인 어드레스(BX0 내지 BX12)는 블록 그룹 선택 어드레스(BX12)를 포함한다. 여기서 리프레쉬 펄스(REFAD)는 외부 제어 신호(예를 들면, CAS, RAS, WE)에 의해 생성될 수 있다. 워드라인 어드레스는 디코딩되어 리프레쉬될 워드라인을 선택하는 정보로 사용된다.The address counter 110 generates word line addresses BX0 to BX12 in response to the refresh pulse REFAD. The word line addresses BX0 to BX12 include a block group select address BX12. The refresh pulse REFAD may be generated by an external control signal (eg, CAS, RAS, WE). The word line address is used as information for selecting a word line to be decoded and refreshed.

본 실시예에서 워드라인 어드레스는, 13 비트로 구성되는 경우를 예시하여 설명한다. 즉 워드라인 어드레스는 메인 워드라인 어드레스(BX3 내지BX8), 서브 워드라인 어드레스(BX0 내지 BX2), 블록 어드레스(BX9 내지 BX11) 및 블록 그룹 선택 어드레스(BX12)를 포함한다. In this embodiment, the word line address is described by exemplifying the case of 13 bits. That is, the word line address includes the main word line addresses BX3 to BX8, the sub word line addresses BX0 to BX2, the block addresses BX9 to BX11, and the block group selection address BX12.

따라서 블록 그룹 선택 어드레스(BX12)를 디코딩하여 8개의 메모리 셀 블록이 그룹핑된 메모리 셀 블록 그룹을 선택할 수 있고, 블록 어드레스(BX9 내지 BX11)를 디코딩하여 메모리 셀 블록 그룹을 구성하는 8개의 각 메모리 셀 블록을 선택할 수 있다. 뱅크 지정은 별도의 제어부에 의해 이루어지므로 상세한 설명은 생략한다.Therefore, the memory cell block group in which eight memory cell blocks are grouped by decoding the block group selection address BX12 can be selected, and each of eight memory cells constituting the memory cell block group by decoding the block addresses BX9 to BX11. You can select a block. Since the bank designation is made by a separate controller, detailed description thereof will be omitted.

상기 블록 그룹 선택 어드레스 디코더(120)는 셀프 리프레쉬 신호(SREF)와 입출력 모드 선택 신호(X32)에 응답하여 어드레스 카운터부(110)에서 출력되는 블록 그룹 선택 어드레스(BX12)를 디코딩한다. 여기서 셀프 리프레쉬 신호(SREF)는 리프레쉬 방법에 대한 정보를 가지는 신호로서, "하이"로 레벨인 경우 셀프 리프레쉬를 의미하고 "로우" 레벨인 경우 오토 리프레쉬를 의미한다. 입출력 모드 선택 신호(X32)는 입출력되는 데이터 비트 단위에 대한 정보를 가지는 신호이다.The block group selection address decoder 120 decodes the block group selection address BX12 output from the address counter 110 in response to the self refresh signal SREF and the input / output mode selection signal X32. In this case, the self refresh signal SREF is a signal having information on the refresh method. When the level is "high", the self refresh signal SREF means self refresh. When the level is "low" level, the self refresh signal SREF means auto refresh. The input / output mode selection signal X32 is a signal having information on data bit units input and output.

본 실시예에서 입출력 모드 선택 신호(X32)는 반도체 메모리 장치가 X16 모드로 동작할 경우 "로우" 레벨 상태가 되고 반도체 메모리 장치가 X32 모드로 동작할 경우 "하이" 레벨 상태가 되는 경우를 예시하여 설명한다. 여기서, X16 모드는 16 비트 단위로 데이터가 입출력되는 모드이고, X32 모드는 32 비트 단위로 데이터가 입출력되는 모드이다.In this embodiment, the input / output mode selection signal X32 is in a "low" level when the semiconductor memory device operates in the X16 mode, and is in a "high" level state when the semiconductor memory device operates in the X32 mode. Explain. Here, the X16 mode is a mode for inputting and outputting data in units of 16 bits, and the X32 mode is a mode for inputting and outputting data in units of 32 bits.

상기 블록 어드레스 디코더(130)는 어드레스 카운터부(110)에서 출력되는 블록 어드레스(BX9 내지 BX11)를 디코딩하여 블록 드라이버(140)로 출력한다.The block address decoder 130 decodes the block addresses BX9 to BX11 output from the address counter 110 and outputs the decoded block addresses BX9 to the block driver 140.

상기 블록 드라이버(140)는 디코딩된 블록 어드레스(MMS<0:7>)에 해당하는 메모리 셀 블록을 구동하여 리프레쉬를 수행한다.The block driver 140 performs a refresh by driving a memory cell block corresponding to the decoded block address MMS <0: 7>.

한편 도시되지는 않았지만, 본 실시예의 셀프 리프레쉬를 위한 워드라인 선택 회로는 메인 워드라인 어드레스와 서브 워드라인 어드레스를 디코딩하는 디코더를 더 포함한다. 디코더 및 블록 드라이버는 본 발명의 기술분야에서 당업자가 용이하게 구현할 수 있는 것이므로 상세한 설명은 생략한다.Although not shown, the word line selection circuit for self refresh of the present embodiment further includes a decoder for decoding the main word line address and the sub word line address. Since the decoder and the block driver can be easily implemented by those skilled in the art, detailed description thereof will be omitted.

도 6은 도 5의 블록 그룹 어드레스 디코더의 예시 회로도이다. 도 6을 참조하면, 블록 그룹 어드레스 디코더(120)는 셀프 리프레쉬 신호(SREF)와 입출력 모드 선택 신호(X32)를 노어 연산하는 노어 게이트(NOR1), 노어 게이트(NOR)의 출력 신호의 위상을 반전하는 인버터(INV1), 블록 그룹 선택 어드레스(BX12)의 위상을 반전하는 인버터(INV2), 인버터(INV1)의 출력신호와 인버터(INV2)의 출력신호를 노어 연산하는 노어 게이트(NOR2) 및 블록 그룹 선택 어드레스(BX12)와 인버터(INV1)c의 출력 신호를 노어 연산하는 노어 게이트(NOR3)를 포함하여 구성될 수 있다.6 is an exemplary circuit diagram of the block group address decoder of FIG. 5. Referring to FIG. 6, the block group address decoder 120 inverts the phases of the output signals of the NOR gate NOR1 and the NOR gate NOR for performing a NOR operation on the self refresh signal SREF and the input / output mode selection signal X32. The inverter INV1, the inverter group INV2 that inverts the phase of the block group selection address BX12, the NOR gate NOR2 and the block group NOR operation of the output signal of the inverter INV1 and the output signal of the inverter INV2. And a NOR gate NOR3 that performs a NOR operation on the selection address BX12 and the output signal of the inverter INV1c.

표 1은 메모리 셀 블록 그룹 어드레스 디코더의 동작을 나타내는 진리표이다.Table 1 is a truth table showing the operation of the memory cell block group address decoder.

X32X32 SREFSREF BX12BX12 BX12B<0>BX12B <0> BX12B<1>BX12B <1> HIGHHIGH Don't careDon't care Don't careDon't care LOWLOW LOWLOW Don't careDon't care HIGHHIGH Don't careDon't care LOWLOW LOWLOW LOWLOW LOWLOW LOWLOW LOWLOW HIGHHIGH LOWLOW LOWLOW HIGHHIGH HIGHHIGH LOWLOW

표1을 참조하면, 블록 그룹 어드레스 디코더(120)는 셀프 리프레쉬 신호(SREF)와 입출력 모드 선택 신호(X32) 중 하나의 신호가 인에이블("HIGH")되면, 디코딩된 블록 그룹 선택 어드레스(BX12B<0>과 BX12B<1>)를 "로우" 레벨로 설정하여 메모리 셀 블록 그룹 A와 그룹 B를 모두 선택하도록 한다. Referring to Table 1, when one of the self refresh signal SREF and the input / output mode select signal X32 is enabled (“HIGH”), the block group address decoder 120 decodes the decoded block group select address BX12B. <0> and BX12B <1>) are set to the "low" level so that both memory cell block group A and group B are selected.

블록 그룹 어드레스 디코더(120)는 셀프 리프레쉬 신호(SREF)와 입출력 모드 선택 신호(X32)가 디스에이블("LOW")되면, 블록 그룹 선택 어드레스(BX12)를 디코딩하여 메모리 셀 블록 그룹 A와 그룹 B를 각각을 선택하도록 한다. 즉 블록 그룹 어드레스(BX12)가 "하이"이면, 메모리 셀 블록 그룹 A를 선택하도록, 디코딩된 블록 그룹 선택 어드레스(BX12B<0>)를 "하이" 레벨로 출력하고, 블록 그룹 어드레스(BX12)가 "로우"이면, 메모리 셀 블록 그룹 B를 선택하도록, 디코딩된 블록 그룹 선택 어드레스(BX12B<1>)를 "하이" 레벨로 출력한다.When the self refresh signal SREF and the input / output mode select signal X32 are disabled (“LOW”), the block group address decoder 120 decodes the block group select address BX12 to decode the memory cell block groups A and B. To select each. That is, when the block group address BX12 is "high", the decoded block group selection address BX12B <0> is output at the "high" level so that the memory cell block group A is selected, and the block group address BX12 is If "low", the decoded block group selection address BX12B <1> is output at the "high" level so as to select the memory cell block group B.

도 7은 도 5의 어드레스 카운터부의 구성 블록도이다. 도 7을 참조하면, 어드레스 카운터부(110)는, 메인 워드라인 어드레스(BX3 내지 BX8)를 생성하는 메인 워드라인 어드레스 카운터(CNT3 내지 CNT8), 서브 워드라인 어드레스(BX0 내지 BX2)를 생성하는 서브 워드라인 어드레스 카운터(CNT0 내지 CNT2), 블록 어드레스(BX10 내지BX12)를 생성하는 블록 어드레스 카운터(CNT10 내지 CNT12), 블록 그룹 선택 어드레스(BX12)를 생성하는 블록 그룹 선택 어드레스 카운터(CNT12) 및 입출력 모드 변환부(112)를 포함한다.7 is a block diagram illustrating an address counter of FIG. 5. Referring to FIG. 7, the address counter unit 110 generates a main word line address counter CNT3 to CNT8 for generating the main word line addresses BX3 to BX8 and a sub word for generating sub word line addresses BX0 to BX2. Word line address counters CNT0 to CNT2, block address counters CNT10 to CNT12 for generating block addresses BX10 to BX12, block group selection address counter CNT12 for generating block group selection address BX12, and input / output mode. The conversion unit 112 is included.

상기 메인 워드라인 어드레스 카운터(CNT3 내지 CNT8), 서브 워드라인 어드레스 카운터(BX0 내지 BX2), 블록 어드레스 카운터(CNT10 내지 CNT11) 및 블록 그룹 선택 어드레스 카운터(CNT12)는 순차적으로 배치되어 입력단이 전단 카운터의 출력단에 연결된 구성을 가진다.The main word line address counters CNT3 to CNT8, the sub word line address counters BX0 to BX2, the block address counters CNT10 to CNT11, and the block group selection address counter CNT12 are sequentially arranged so that the input terminal is connected to the previous counter. Has a configuration connected to the output.

메인 워드라인 어드레스 카운터(CNT3 내지 CNT8), 서브 워드라인 어드레스 카운터(BX0 내지 BX2), 블록 어드레스 카운터(CNT10 내지 CNT12) 및 블록 그룹 선택 어드레스 카운터(CNT12)는, 리프레쉬 펄스(REFAD)에 응답하여 전단에 위치한 카운터의 출력 펄스를 입력받아 입력 펄스의 주기를 두배로 늘려 메인 워드라인 어드레스(BX3 내지 BX8), 서브 워드라인 어드레스(BX0 내지 BX2), 블록 어드레스(BX9 내지 BX11) 및 블록 그룹 선택 어드레스(BX12)를 출력한다. The main word line address counters CNT3 to CNT8, the sub word line address counters BX0 to BX2, the block address counters CNT10 to CNT12, and the block group selection address counter CNT12 are in front of the refresh pulse REFAD. Receives the output pulses of the counter located at and doubles the period of the input pulses so that the main word line addresses (BX3 to BX8), sub word line addresses (BX0 to BX2), block addresses (BX9 to BX11), and block group selection addresses ( Output BX12).

어드레스 카운터는 입력 펄스의 주기를 두배로 늘려 출력하는 플립플롭을 이용하여 본 발명의 기술분야에서 통상의 지식을 가진자가 용이하게 구성할 수 있으므로 상세한 설명은 생략한다. The address counter can be easily configured by a person skilled in the art using a flip-flop that doubles the period of an input pulse and outputs the detailed description thereof.

상기 블록 그룹 선택 어드레스 카운터(CNT12)는, 입출력 모드 변환 신호(ENB_X16)에 응답하여 블록 그룹 선택 어드레스(BX12)를 선택적으로 출력한다. 보다 구체적으로, 블록 그룹 선택 어드레스 카운터(CNT12)는 플립플롭의 출력단에 입출력 모드 변환 신호(ENB_X16)에 의해 스위칭되는 전달 게이트를 이용하여 구성할 수 있다. 블록 그룹 선택 어드레스 카운터(CNT12)는 입출력 모드 변환 신호(ENB_X16)가 "하이" 레벨의 상태를 가질 때 전달 게이트가 턴오프되어 블록 그룹 선택 어드레스(BX12) 출력이 차단될 수 있는 구성을 가지는 것이 바람직하다.The block group selection address counter CNT12 selectively outputs the block group selection address BX12 in response to the input / output mode conversion signal ENB_X16. More specifically, the block group selection address counter CNT12 may be configured by using a transfer gate that is switched by the input / output mode conversion signal ENB_X16 at the output terminal of the flip-flop. The block group select address counter CNT12 preferably has a configuration in which the transfer gate is turned off when the input / output mode conversion signal ENB_X16 has a "high" level state so that the output of the block group select address BX12 can be cut off. Do.

상기 입출력 모드 변환부(112)는 셀프 리프레쉬 신호(SREF)와 입출력 모드 선택 신호(X32)에 응답하여 입출력 모드 변환 신호(ENB_X16)를 생성한다. 보다 구체적으로 입출력 모드 변환부(112)는 셀프 리프레쉬 신호(SREF)의 위상을 반전하는 인버터(INV3), 입출력 모드 선택 신호(X32)의 위상을 반전하는 인버터(INV4) 및 인버터(INV3)의 출력 신호와 제2 인버터(INV4)의 출력 신호를 낸드 연산하는 낸드 게이트(ND)를 포함하여 구성될 수 있다.The input / output mode conversion unit 112 generates an input / output mode conversion signal ENB_X16 in response to the self refresh signal SREF and the input / output mode selection signal X32. More specifically, the input / output mode conversion unit 112 outputs the inverter INV3 for inverting the phase of the self refresh signal SREF, the inverter INV4 for inverting the phase of the input / output mode selection signal X32, and the inverter INV3. And a NAND gate ND for NAND calculating the signal and the output signal of the second inverter INV4.

표 2은 입출력 모드 변환부의 동작을 나타내는 진리표이다.Table 2 is a truth table showing the operation of the input / output mode converter.

X32X32 SREFSREF ENB_X16ENB_X16 X32 모드 X32 mode HIGHHIGH Don't careDon't care HIGHHIGH BA12 출력 차단BA12 Output Shutdown X16 모드/Auto RefreshX16 Mode / Auto Refresh LOWLOW LOWLOW LOWLOW BA12 출력BA12 output X32 모드/Self RefreshX32 Mode / Self Refresh LOWLOW HIGHHIGH HIGHHIGH BA12 출력 차단BA12 Output Shutdown

표 2를 참조하면, 입출력 모드 변환부(112)는, 셀프 리프레쉬 신호(SREF)와 입출력 모드 선택 신호(X32) 중 하나의 신호가 "하이" 레벨로 인에이블되면 입출력 모드 변환 신호(ENB_X16)를 "HIGH"로 인에이블 시켜 출력한다.Referring to Table 2, the input / output mode conversion unit 112 outputs the input / output mode conversion signal ENB_X16 when one of the self-refresh signal SREF and the input / output mode selection signal X32 is enabled at the "high" level. Enable with "HIGH" and print.

입출력 모드 변환부는 입출력 모드 변환 신호(ENB_X16)를 인에이블 시켜 블록 그룹 선택 어드레스의 출력을 차단하여 블록 그룹 선택 어드레스 디코더의 안정적인 동작을 보장한다.The I / O mode converter blocks the output of the block group selection address by enabling the I / O mode conversion signal ENB_X16 to ensure stable operation of the block group selection address decoder.

이하 본 발명의 일실시예에 따른 워드라인 선택 회로가 셀프 리프레쉬 동작시 전류 소모를 줄이는 과정을 설명한다. Hereinafter, a process of reducing current consumption in a self refresh operation by the word line selection circuit according to an embodiment of the present invention will be described.

먼저, X16 모드에서 셀프 리프레쉬하는 경우를 설명한다. 이 경우 셀프 리프레쉬 신호(SREF)는 "하이" 레벨 상태이고, 입출력 모드 선택 신호(X32)는 "로우" 레벨 상태이다. 따라서 입출력 모드 변환부(112)는 "하이" 레벨 상태의 입출력 모드 변환 신호(ENB_X16)를 블록 그룹 선택 어드레스 카운터(CNT12)로 출력한다. 따라서 블록 그룹 선택 어드레스 카운터(CNT12)는 블록 그룹 선택 어드레스(BX12)를 출력하지 않는다.First, the case of self refresh in X16 mode will be described. In this case, the self refresh signal SREF is in the "high" level state, and the input / output mode selection signal X32 is in the "low" level state. Therefore, the input / output mode conversion unit 112 outputs the input / output mode conversion signal ENB_X16 in the "high" level state to the block group selection address counter CNT12. Therefore, the block group selection address counter CNT12 does not output the block group selection address BX12.

한편 블록 그룹 선택 어드레스 디코더(120)는 블록 그룹 선택 어드레스(BX12)에 상관없이 "로우" 레벨의 신호를 디코딩된 블록 그룹 선택 어드레스(BX12B<0>, BX12B<1>)로 출력한다. 따라서 메모리 셀 블록 그룹A와 그룹B가 동시에 선택된다. 선택된 메모리 셀 블록 그룹A와 그룹B에서 메인 워드라인 어드레스, 서브 워드라인 어드레스 및 블록 어드레스가 디코딩되어 선택되는 워드라인이 리프레쉬된다. 즉 본 발명의 일실시예에 따른 워드라인 선택 회로는 X16 모드에서 셀프 리프레쉬를 수행하는 경우 X32 모드에서 수행하는 셀프 리프레쉬 동작과 동일한 방법으로 동작할 수 있다.Meanwhile, the block group selection address decoder 120 outputs a signal of the "low" level to the decoded block group selection addresses BX12B <0> and BX12B <1> regardless of the block group selection address BX12. Therefore, memory cell block group A and group B are simultaneously selected. In the selected memory cell block groups A and B, the main word line address, the sub word line address, and the block address are decoded to refresh the selected word line. That is, the word line selection circuit according to an embodiment of the present invention may operate in the same manner as the self refresh operation performed in the X32 mode when the self refresh is performed in the X16 mode.

다음으로 X16 모드에서 오토 리프레쉬하는 경우를 설명한다. 이 경우 셀프 리프레쉬 신호(SREF)는 "로우" 레벨 상태이고, 입출력 모드 선택 신호(X32)는 "로우" 레벨 상태이다. 따라서 입출력 모드 변환부(112)는 "로우" 레벨 상태의 입출력 모드 변환 신호(ENB_X16)를 블록 그룹 선택 어드레스 카운터(CNT12)로 출력한다. 따라서 블록 그룹 선택 어드레스 카운터(CNT12)는 시간의 경과에 따라 블록 그룹 선택 어드레스(BX12)를 "0"과 "1"로 순차적으로 정상 출력한다.Next, auto refresh in X16 mode will be described. In this case, the self refresh signal SREF is in the "low" level state, and the input / output mode selection signal X32 is in the "low" level state. Therefore, the input / output mode conversion unit 112 outputs the input / output mode conversion signal ENB_X16 in the "low" level state to the block group selection address counter CNT12. Accordingly, the block group selection address counter CNT12 sequentially outputs the block group selection address BX12 sequentially as "0" and "1" as time passes.

한편 블록 그룹 선택 어드레스 디코더(120)는 블록 그룹 선택 어드레스(BX12)를 정상적으로 디코딩하여 디코딩된 블록 그룹 선택 어드레스(BX12B<0>, BX12B<1>)로 출력한다. 따라서 디코딩된 블록 그룹 선택 어드레스(BX12B<0>)가 "로우" 레벨 상태이면 메모리 셀 블록 그룹A가 선택되고, 디코딩된 블록 그룹 선택 어드레스(BX12B<1>)가 "로우" 레벨 상태이면 메모리 셀 블록 그룹B가 선택된다. The block group selection address decoder 120 decodes the block group selection address BX12 normally and outputs the decoded block group selection addresses BX12B <0> and BX12B <1>. Thus, memory cell block group A is selected if the decoded block group selection address BX12B <0> is in the "low" level state, and memory cell is selected if the decoded block group selection address BX12B <1> is in the "low" level state. Block group B is selected.

그러므로 메모리 셀 블록 그룹A에서 메인 워드라인 어드레스, 서브 워드라인 어드레스 및 블록 어드레스가 디코딩되어 선택되는 워드라인이 리프레쉬되고 되고, 메모리 셀 블록 그룹B에서 메인 워드라인 어드레스, 서브 워드라인 어드레스 및 블록 어드레스가 디코딩되어 선택되는 워드라인이 리프레쉬된다. 즉 본 발명의 일실시예에 따른 워드라인 선택 회로는 X16 모드에서 오토 리프레쉬를 수행하는 경우 종전 X16 모드에서 수행하는 셀프 리프레쉬 동작과 동일한 방법으로 동작할 수 있다.Therefore, the main word line address, the sub word line address, and the block address are decoded in the memory cell block group A, and the selected word line is refreshed. In the memory cell block group B, the main word line address, the sub word line address, and the block address are decoded. The decoded and selected word lines are refreshed. That is, the word line selection circuit according to an embodiment of the present invention may operate in the same manner as the self refresh operation performed in the conventional X16 mode when performing the auto refresh in the X16 mode.

이상에서 설명한 바와 같이, 본 발명의 저전력 셀프 리프레쉬를 위한 워드라인 선택 회로는, 데이터 입출력 모드에 따라 셀프 리프레쉬의 동작 횟수를 조절할 수 있기 때문에, 셀프 리프레쉬 전류(IDD6)를 줄일 수 있는 효과가 있다.As described above, the word line selection circuit for low power self refresh of the present invention can reduce the self refresh current IDD6 because the number of times of self refresh operation can be adjusted according to the data input / output mode.

아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것 이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.In addition, preferred embodiments of the present invention are disclosed for the purpose of illustration, those skilled in the art will be able to make various modifications, changes, additions, etc. within the spirit and scope of the present invention, such modifications and modifications belong to the following claims You will have to look.

Claims (11)

블록 그룹 선택 어드레스(BX12)를 포함하는 워드라인 어드레스를 리프레쉬 펄스(REFAD)에 응답하여 생성하는 어드레스 카운터부; 및An address counter for generating a word line address including the block group selection address BX12 in response to the refresh pulse REFAD; And 리프레쉬 방법에 대한 정보를 가지는 셀프 리프레쉬 신호(SREF)와 입출력되는 데이터 비트 단위에 대한 정보를 가지는 입출력 모드 선택 신호(X32)에 응답하여 상기 블록 그룹 선택 어드레스를 디코딩하는 디코더;를 포함하며A decoder which decodes the block group selection address in response to a self refresh signal SREF having information on a refresh method and an input / output mode selection signal X32 having information on data bit units input / output; 상기 디코딩된 블록 그룹 선택 어드레스는 리프레쉬될 적어도 하나의 메모리 셀 블록 그룹을 선택하는 워드라인 선택 회로.And said decoded block group selection address selects at least one memory cell block group to be refreshed. 제 1 항에 있어서, 상기 워드라인 어드레스는, The method of claim 1, wherein the word line address, 메인 워드라인 어드레스, 서브 워드라인 어드레스 및 블록 어드레스를 포함하는 워드라인 선택 회로.A word line selection circuit comprising a main word line address, a sub word line address and a block address. 제 2 항에 있어서, 상기 어드레스 카운터부는, The method of claim 2, wherein the address counter, 상기 메인 워드라인 어드레스를 생성하는 적어도 하나의 메인 워드라인 어드레스 카운터, 상기 서브 워드라인 어드레스를 생성하는 적어도 하나의 서브 워드라인 어드레스 카운터, 상기 블록 어드레스를 생성하는 적어도 하나의 블록 어드레스 카운터 및 상기 블록 그룹 선택 어드레스를 생성하는 블록 그룹 선택 어드레스 카운터를 포함하는 워드라인 선택 회로.At least one main wordline address counter to generate the main wordline address, at least one subwordline address counter to generate the subwordline address, at least one block address counter to generate the block address and the block group A word line selection circuit comprising a block group selection address counter for generating a selection address. 제 2 항에 있어서, 상기 메모리 셀 블록 그룹은, The memory cell block group of claim 2, wherein the memory cell block group comprises: 상기 블록 어드레스에 해당하는 메모리 셀 블록이 그룹핑되는 워드라인 선택 회로.And a group of memory cell blocks corresponding to the block address. 제 3 항에 있어서, 상기 블록 그룹 선택 어드레스 카운터는, The method of claim 3, wherein the block group selection address counter, 상기 셀프 리프레쉬 신호와 상기 입출력 모드 선택 신호에 응답하여 입출력 모드 변환 신호를 생성하는 입출력 모드 변환부를 더 포함하는 워드라인 선택 회로.And an input / output mode converter configured to generate an input / output mode conversion signal in response to the self refresh signal and the input / output mode selection signal. 제 5 항에 있어서, 상기 블록 그룹 선택 어드레스 카운터는, The method of claim 5, wherein the block group selection address counter, 입출력 모드 변환 신호에 응답하여 상기 블록 그룹 선택 어드레스를 선택적으로 출력하는 워드라인 선택 회로.And a word line selection circuit for selectively outputting the block group selection address in response to an input / output mode conversion signal. 제 6 항에 있어서, 상기 입출력 모드 변환부는, The method of claim 6, wherein the input / output mode conversion unit, 상기 셀프 리프레쉬 신호와 상기 입출력 모드 선택 신호 중 하나의 신호가 인에이블되면 상기 입출력 모드 변환 신호를 인에이블 시켜 출력하는 When one of the self-refresh signal and the input / output mode selection signal is enabled, the input / output mode conversion signal is enabled and output. 워드라인 선택 회로.Word line selection circuit. 제 6 항에 있어서, 상기 입출력 모드 변환부는, The method of claim 6, wherein the input / output mode conversion unit, 상기 셀프 리프레쉬 신호의 위상을 반전하는 제1 인버터, 상기 입출력 모드 선택 신호의 위상을 반전하는 제2 인버터 및 상기 제1 인버터의 출력 신호와 상기 제2 인버터의 출력 신호를 낸드 연산하는 낸드 게이트를 포함하는 워드라인 선택 회로.A first inverter for inverting a phase of the self refresh signal, a second inverter for inverting a phase of the input / output mode selection signal, and a NAND gate for NAND operation of an output signal of the first inverter and an output signal of the second inverter. Word line selection circuit. 제 1 항에 있어서, 상기 디코더는,The method of claim 1, wherein the decoder, 상기 셀프 리프레쉬 신호(SREF)와 입출력 모드 선택 신호(X32) 중 하나의 신호가 인에이블되면, 모든 메모리 셀 블록 그룹을 선택하도록 설정된 신호를 상기 디코딩된 블록 그룹 선택 어드레스로 출력하는 워드라인 선택 회로. And outputting a signal configured to select all memory cell block groups to the decoded block group selection address when one of the self refresh signal (SREF) and the input / output mode selection signal (X32) is enabled. 제 9 항에 있어서, 상기 디코더는,The method of claim 9, wherein the decoder, 상기 셀프 리프레쉬 신호와 입출력 모드 선택 신호가 디스에이블되면, 상기 디코딩된 블록 그룹 선택 어드레스가 하나의 메모리 셀 블록 그룹을 선택하도록 상기 블록 그룹 선택 어드레스를 디코딩하는 워드라인 선택 회로.And when the self refresh signal and the input / output mode selection signal are disabled, decoding the block group selection address such that the decoded block group selection address selects one memory cell block group. 제 1 항에 있어서, 상기 디코더는,The method of claim 1, wherein the decoder, 상기 셀프 리프레쉬 신호와 입출력 모드 선택 신호를 노어 연산하는 제1 노어 게이트, 상기 노어 게이트의 출력 신호의 위상을 반전하는 제1 인버터, 상기 블록 그룹 선택 어드레스의 위상을 반전하는 제2 인버터, 상기 제1 인버터의 출력신호와 상기 제2 인버터의 출력신호를 노어 연산하는 제2 노어 게이트, 및 상기 블록 그룹 선택 어드레스와 상기 제1 인버터의 출력 신호를 노어 연산하는 제3 노어 게이트를 포함하는 워드라인 선택 회로.A first NOR gate for NOR operation of the self-refresh signal and an input / output mode selection signal, a first inverter for inverting a phase of an output signal of the NOR gate, a second inverter for inverting a phase of the block group selection address, and the first A word line selection circuit including a second NOR gate for NOR operation of the output signal of the inverter and the output signal of the second inverter, and a third NOR gate for NOR operation of the block group selection address and the output signal of the first inverter .
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