KR100832228B1 - Semiconductor device increasing contact margin and method for forming the same - Google Patents

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Abstract

콘택 마진을 증대시킬 수 있는 반도체 소자 및 그 제조방법을 개시한다. 개시된 본 발명은, 반도체 기판의 소정 부분에 소자 분리막이 형성된다. 소자 분리막은 기판 내부에 위치하는 제 1 영역과, 상기 제 1 영역과 접하면서 상기 기판 상부로 돌출된 제 2 영역을 포함한다. 소자 분리막이 형성된 반도체 기판의 소정 부분에 게이트 전극이 형성되고, 게이트 전극의 양측의 반도체 기판에 소오스, 드레인 영역이 형성된다. 게이트 전극 및 소오스, 드레인 영역 상부에는 접착층이 형성되고, 상기 소자 분리막의 제 2 영역 양측벽에는 상기 소오스, 드레인 영역 상부의 접착층으로 부터 연장되는 접착 스페이서가 형성된다.
Disclosed are a semiconductor device capable of increasing contact margins and a method of manufacturing the same. In the disclosed invention, an element isolation film is formed on a predetermined portion of a semiconductor substrate. The device isolation layer includes a first region located inside the substrate and a second region protruding above the substrate while contacting the first region. The gate electrode is formed on a predetermined portion of the semiconductor substrate on which the device isolation film is formed, and the source and drain regions are formed on the semiconductor substrates on both sides of the gate electrode. An adhesive layer is formed on the gate electrode, the source and the drain region, and adhesive spacers extending from the adhesive layer on the source and drain regions are formed on both sidewalls of the second region of the device isolation layer.

실리사이드 스페이서, 콘택 마진Silicide spacers, contact margin

Description

콘택 마진을 향상시킬 수 있는 반도체 소자 및 그 제조방법{Semiconductor device increasing contact margin and method for forming the same}Semiconductor device increasing contact margin and method for forming the same}

도 1은 종래의 반도체 소자의 단면도이다.1 is a cross-sectional view of a conventional semiconductor device.

도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 각 공정별 단면도이다.2A through 2E are cross-sectional views of respective processes for describing a method of manufacturing a semiconductor device according to an embodiment of the present invention.

(도면의 주요 부분에 대한 부호의 설명)(Explanation of symbols for the main parts of the drawing)

100 : 반도체 기판 140 : STI막100 semiconductor substrate 140 STI film

150 : 실리콘 스페이서 170 : 게이트 전극150 silicon spacer 170 gate electrode

220a,220b : 소오스, 드레인 영역 230 : 실리사이드막220a and 220b: source and drain regions 230: silicide film

232 : 실리콘 스페이서232: Silicon Spacer

본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 보다 구체적으로는 콘택 마진(contact margin)을 향상시킬 수 있는 반도체 소자 및 그 제조방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to a semiconductor device and a method for manufacturing the same that can improve a contact margin.

반도체 기술의 진보와 더불어 더 나아가서는 반도체 디바이스의 고속화, 고 집적화가 진행되고 있다. 이에 수반해서 패턴에 대한 미세화의 필요성이 점점 높아지고 있으며, 패턴의 치수도 고정밀화가 요구되고 있다. Along with the advancement of semiconductor technology, high speed and high integration of semiconductor devices are progressing further. In connection with this, the necessity of refinement | miniaturization with respect to a pattern becomes increasingly high, and the dimension of a pattern is also required for high precision.

도 1은 종래의 고집적 반도체 소자를 개략적으로 나타낸 단면도이다. 도 1에 도시된 바와 같이, 반도체 기판(10)의 소정 부분을 식각하여, 트렌치(도시되지 않음)를 형성하고, 트렌치내에 절연물을 매립하여, STI막(shallow trench isolation:12)을 형성한다. 그리고나서, 반도체 기판(10) 상부에 게이트 절연막(14)을 갖는 게이트 전극(16)을 형성한다. 이러한 게이트 전극(16) 양측벽에 절연 스페이서(14)를 공지의 방법으로 형성한다음, 절연 스페이서(14) 양측의 반도체 기판(10)에 LDD(lightly doped drain) 방식의 소오스, 드레인 영역(20a,20b)을 형성한다. 1 is a schematic cross-sectional view of a conventional highly integrated semiconductor device. As shown in FIG. 1, a predetermined portion of the semiconductor substrate 10 is etched to form a trench (not shown), and an insulator is embedded in the trench to form an STI film (shallow trench isolation) 12. Then, the gate electrode 16 having the gate insulating film 14 is formed on the semiconductor substrate 10. The insulating spacer 14 is formed on both sidewalls of the gate electrode 16 by a known method, and then the light and doped drain (LDD) source and drain regions 20a are formed on the semiconductor substrate 10 on both sides of the insulating spacer 14. , 20b).

그후, 반도체 기판(10) 상부에 전이 금속막을 증착하고, 반도체 기판(10) 결과물을 열처리하여, 선택적 실리사이드막(22)을 형성한다. 이때, 선택적 실리사이드막(22)은 실리콘이 제공될 수 있는 게이트 전극(16) 및 소오스, 드레인 영역(20a,20b) 상부에만 형성된다. 그후, 반응되지 않은 전이 금속막을 제거한다. Thereafter, a transition metal film is deposited on the semiconductor substrate 10, and the resultant semiconductor substrate 10 is heat-treated to form an optional silicide film 22. In this case, the selective silicide layer 22 is formed only on the gate electrode 16 and the source and drain regions 20a and 20b where silicon may be provided. Thereafter, the unreacted transition metal film is removed.

그리고나서, 반도체 기판(10) 결과물 상부에 층간 절연막(24)을 증착한다음, 소오스, 드레인 영역(20a,20b)이 노출되도록 소정 부분 식각하여 콘택홀(26)을 형성한다. 이때, 콘택홀(26) 형성시, 실리사이드막(22)이 노출될 수 있도록 과도 식각함이 바람직하다.Then, the interlayer insulating film 24 is deposited on the semiconductor substrate 10 product, and then the contact hole 26 is formed by etching a predetermined portion so that the source and drain regions 20a and 20b are exposed. At this time, when the contact hole 26 is formed, it is preferable to over-etch so that the silicide layer 22 is exposed.

그러나, 종래의 반도체 소자는 다음과 같은 문제점이 발생될 수 있다.However, the following semiconductor device may have the following problems.

즉, 반도체 소자의 집적도가 증대됨에 따라, 게이트 전극(16), 소오스, 드레 인 영역(20a,20b)의 선폭 역시 감소하는 추세이므로, 콘택홀(26)이 형성될 공간(선폭)이 매우 협소하다. 이에 따라, 콘택홀 형성시 약간의 미스 얼라인(misalign)이 발생되면, 소오스, 드레인 영역(20a,20b)을 벗어나 인접하는 STI막(12) 부분까지 침범하게 된다.That is, as the degree of integration of semiconductor devices increases, the line widths of the gate electrodes 16, the source and the drain regions 20a and 20b also decrease, so that the space (line width) where the contact holes 26 are to be formed is very narrow. Do. Accordingly, if a slight misalignment occurs during the formation of the contact hole, the source and drain regions 20a and 20b are invaded to the adjacent STI film 12.

이러한 경우, 실리콘 산화막 계열로 된 층간 절연막(24)과 소자 분리막(12)의 식각 선택비가 유사함에 따라, 콘택홀 형성을 위한 층간 절연막(24) 식각시 STI막(12)이 일부 유실될 수 있다. 이로 인하여, 누설 전류가 발생되고, 배선 간 쇼트(short)가 발생될 수 있다.In this case, the etching selectivity of the interlayer insulating layer 24 and the device isolation layer 12 based on the silicon oxide layer is similar, so that the STI layer 12 may be partially lost when the interlayer insulating layer 24 is etched to form the contact hole. . As a result, leakage current may be generated and short between wirings may be generated.

따라서, 본 발명의 목적은 상기한 종래의 문제점을 해결하기 위하여 안출된 것으로, 콘택 마진을 증대시킬 수 있는 반도체 소자를 제공하는 것이다.Accordingly, it is an object of the present invention to provide a semiconductor device capable of increasing the contact margin, which is devised to solve the above-mentioned conventional problems.

또한, 본 발명 다른 목적은 상기한 반도체 소자의 제조방법을 제공하는 것이다.Another object of the present invention is to provide a method of manufacturing the semiconductor device.

상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 일견지에 따르면, 반도체 기판의 소정 부분에 소자 분리막이 형성된다. 소자 분리막은 기판 내부에 위치하는 제 1 영역과, 상기 제 1 영역과 접하면서 상기 기판 상부로 돌출된 제 2 영역을 포함한다. 소자 분리막이 형성된 반도체 기판의 소정 부분에 게이트 전극이 형성되고, 게이트 전극의 양측의 반도체 기판에 소오스, 드레인 영역이 형성된다. 게이트 전극 및 소오스, 드레인 영역 상부에는 접착층이 형성되고, 상기 소자 분리 막의 제 2 영역 양측벽에는 상기 소오스, 드레인 영역 상부의 접착층으로 부터 연장되는 접착 스페이서가 형성된다. In order to achieve the above object of the present invention, according to one aspect of the present invention, an element isolation film is formed in a predetermined portion of the semiconductor substrate. The device isolation layer includes a first region located inside the substrate and a second region protruding above the substrate while contacting the first region. The gate electrode is formed on a predetermined portion of the semiconductor substrate on which the device isolation film is formed, and the source and drain regions are formed on the semiconductor substrates on both sides of the gate electrode. An adhesive layer is formed on the gate electrode, the source and the drain region, and an adhesive spacer extending from the adhesive layer on the source and drain regions is formed on both sidewalls of the second region of the device isolation layer.

상기 소자 분리막의 제 2 영역은 상기 반도체 기판 표면으로 부터 500 내지 1500Å 두께만큼 돌출되고, 소자 분리막의 제 2 영역의 선폭은 제 1 영역의 선폭보다 큰 것이 바람직하다.The second region of the device isolation layer protrudes from the surface of the semiconductor substrate by a thickness of 500 to 1500 Å, and the line width of the second region of the device isolation layer is larger than the line width of the first region.

상기 접착 스페이서는 0.05 내지 0.15㎛의 폭을 갖는다. 이때, 상기 접착층과 접착 스페이서는 전이 금속 실리사이드막으로 형성될 수 있다. 아울러, 접착 스페이는 티타늄/티타늄 질화막으로 형성될 수 있다.The adhesive spacer has a width of 0.05 to 0.15 탆. In this case, the adhesive layer and the adhesive spacer may be formed of a transition metal silicide layer. In addition, the adhesive spade may be formed of a titanium / titanium nitride film.

또한, 본 발명의 다른 견지에 따르면, 반도체 기판의 소정 부분에 기판 상부로 소정 높이만큼 돌출된 STI막을 형성한다음, 상기 반도체 기판의 소정 부분에 게이트 전극을 형성한다. 이어서, 상기 게이트 전극 양측의 반도체 기판에 소오스, 드레인 영역을 형성하고, 상기 게이트 전극, 소오스, 드레인 영역 상부에 접착층을 형성한다. 그리고나서, 상기 돌출된 STI막 양측벽에 접착 스페이서를 형성한다.According to another aspect of the present invention, an STI film is formed on a predetermined portion of the semiconductor substrate and protrudes a predetermined height above the substrate, and then a gate electrode is formed on the predetermined portion of the semiconductor substrate. Subsequently, a source and a drain region are formed on the semiconductor substrates on both sides of the gate electrode, and an adhesive layer is formed on the gate electrode, the source and the drain region. Then, adhesive spacers are formed on both side walls of the protruding STI film.

이때, 돌출된 STI막을 형성하는 단계는, 반도체 기판 상에 패드 산화막과 실리콘 질화막을 순차적으로 증착하는 단계와, 상기 실리콘 질화막 및 패드 산화막을 트렌치 예정 영역이 노출되도록 소정 부분 패터닝하는 단계와, 상기 패터닝된 실리콘 질화막 및 패드 산화막을 마스크로 하여, 상기 노출된 반도체 기판을 소정 깊이만큼 식각하여, 트렌치를 형성하는 단계와, 상기 실리콘 질화막 및 패드 산화막을 일정 폭만큼 리세스 하는 단계와, 상기 트렌치 내부 및 실리콘 질화막 사이의 간격이 충분히 충진되도록 절연막을 매립하는 단계, 및 상기 실리콘 질화막 및 패드 산 화막을 제거하는 단계를 포함한다. In this case, the forming of the protruding STI film may include sequentially depositing a pad oxide film and a silicon nitride film on a semiconductor substrate, and patterning the silicon nitride film and the pad oxide film by a predetermined portion such that a trench region is exposed. Etching the exposed semiconductor substrate to a predetermined depth by using the formed silicon nitride film and the pad oxide film as a mask, forming a trench, recessing the silicon nitride film and the pad oxide film by a predetermined width, and forming the inside of the trench and Embedding the insulating film so that the gap between the silicon nitride film is sufficiently filled; and removing the silicon nitride film and the pad oxide film.

상기 STI막을 형성하는 단계와, 상기 게이트 전극을 형성하는 단계 사이에, 상기 돌출된 STI막 양측벽에 실리콘 스페이서를 형성하는 단계를 더 포함하고, 상기 접착층 및 접착 스페이서는 전이 금속 실리사이드막으로 형성한다.And forming a silicon spacer on both sidewalls of the protruding STI film between the forming of the STI film and the forming of the gate electrode, wherein the adhesive layer and the adhesive spacer are formed of a transition metal silicide film. .

상기 전이 금속 실리사이드로 된 접착층 및 접착 스페이서를 형성하는 단계는, 상기 반도체 기판 결과물 상부에 전이 금속막을 증착하는 단계와, 상기 전이 금속막을 열처리하는 단계, 및 잔류하는 전이 금속막을 제거하는 단계를 포함한다.Forming the adhesive layer and the adhesive spacer made of the transition metal silicide includes depositing a transition metal film on the semiconductor substrate resultant, heat treating the transition metal film, and removing the remaining transition metal film. .

(실시예)(Example)

이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 첨부한 도면 도 2a 내지 도 2e는 본 발명의 실시예에 따른 소자 분리막 구조의 형성방법을 각 제조 공정별로 나타낸 단면도이다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings. 2A through 2E are cross-sectional views illustrating a method of forming an isolation layer structure according to an embodiment of the present invention for each manufacturing process.

먼저, 도 2a에 도시된 바와 같이, 반도체 기판(100), 예를들어, 실리콘 기판상에 패드 산화막(110) 및 실리콘 질화막(120)을 순차적으로 증착한다. 패드 산화막(110)은 반도체 기판(100)과 실리콘 질화막(120) 사이의 스트레스를 줄이기 위하여 개재되는 막으로, 예를들어 130 내지 150Å 두께로 증착된다. 실리콘 질화막(120)은 약 1800 내지 2200Å 두께로 증착된다. 실리콘 질화막(120) 상부에는 소자 분리 영역을 노출시키기 위한 포토레지스트 패턴(도시되지 않음)을 형성하고, 포토레지스트 패턴의 형태로 실리콘 질화막(120) 및 패드 산화막(110)을 식각한다음 포토레지스트 패턴을 공지의 방식으로 제거한다. 그후, 패터닝된 실리콘 질화막(120) 및 패드 산화막(110)의 형태로 반도체 기판(100)을 소정 깊이만큼 식각 하여 트렌치(130)를 형성한다. 다음, 실리콘 질화막(120) 및 패드 산화막(110)이 트렌치(130)의 측벽으로 부터 소정 거리(r)만큼 이격될 수 있도록 리세스(recess)한다. 이때, 리세스 거리(r)는 실리콘 질화막(120) 및 패드 산화막(110)의 리세스 타임에 의하여 결정되며, 이러한 리세스 공정으로 트렌치(130)의 상부 모서리 부분이 라운딩(rounding)된다.First, as shown in FIG. 2A, a pad oxide film 110 and a silicon nitride film 120 are sequentially deposited on a semiconductor substrate 100, for example, a silicon substrate. The pad oxide film 110 is interposed to reduce the stress between the semiconductor substrate 100 and the silicon nitride film 120, and is deposited to have a thickness of, for example, 130 to 150 Å. The silicon nitride film 120 is deposited to a thickness of about 1800 to 2200 Å. A photoresist pattern (not shown) is formed on the silicon nitride layer 120 to expose the device isolation region, and the silicon nitride layer 120 and the pad oxide layer 110 are etched in the form of the photoresist pattern, and then the photoresist pattern is formed. Is removed in a known manner. Thereafter, the trench 130 is formed by etching the semiconductor substrate 100 by a predetermined depth in the form of the patterned silicon nitride layer 120 and the pad oxide layer 110. Next, the silicon nitride film 120 and the pad oxide film 110 are recessed to be spaced apart from the sidewall of the trench 130 by a predetermined distance r. At this time, the recess distance r is determined by the recess time of the silicon nitride film 120 and the pad oxide film 110, and the upper edge portion of the trench 130 is rounded by the recess process.

다음, 실리콘 질화막(120) 상부에 트렌치(130)이 충분히 매립될 수 있도록 매립용 절연막, 예를들어 HDP(high density plasma) 산화막을 증착한다. 그리고나서, 매립용 절연막을 실리콘 질화막(120) 표면이 노출되도록 화학적 기계적 연마한다음, 실리콘 질화막(120) 및 패드 산화막(110)을 공지의 습식 식각 방식으로 제거한다. 이에따라, 도 2b에 도시된 바와 같이, 반도체 기판(100)에는 반도체 기판(100) 상부 표면으로 부터 소정 높이만큼 돌출된 STI막(140)이 형성된다. 이때, STI막(140)은 반도체 기판(100)의 표면으로 부터 소정 높이(T), 예를들어 500 내지 1500Å 두께만큼 돌출된다. 아울러, 돌출된 STI막(140) 부분은 반도체 기판(100)내에 매립된 STI막(140)의 선폭보다 큰 선폭을 갖는다.Next, a buried insulating film, for example, a high density plasma (HDP) oxide film is deposited on the silicon nitride film 120 so that the trench 130 may be sufficiently buried. Then, the buried insulating film is chemically mechanically polished to expose the surface of the silicon nitride film 120, and then the silicon nitride film 120 and the pad oxide film 110 are removed by a known wet etching method. Accordingly, as shown in FIG. 2B, the STI film 140 protruding from the upper surface of the semiconductor substrate 100 by a predetermined height is formed in the semiconductor substrate 100. At this time, the STI film 140 protrudes from the surface of the semiconductor substrate 100 by a predetermined height T, for example, a thickness of 500 to 1500 Å. In addition, the protruding portion of the STI film 140 has a line width larger than that of the STI film 140 embedded in the semiconductor substrate 100.

도 2c를 참조하여, STI막(140)이 형성된 반도체 기판(100) 상부에 실리콘막을 증착한다음, STI막(140) 표면이 노출되도록 비등방성 식각하여, STI막(140)의 양측벽에 실리콘 스페이서(150)를 형성한다. Referring to FIG. 2C, a silicon film is deposited on the semiconductor substrate 100 on which the STI film 140 is formed, and then anisotropically etched to expose the surface of the STI film 140, and thus silicon on both sidewalls of the STI film 140. The spacer 150 is formed.

그후, 도 2d에 도시된 바와 같이, 반도체 기판(100) 상부에 공지의 방식에 의하여 게이트 산화막(160)을 포함하는 게이트 전극(170)을 공지의 방식으로 형성한다. 게이트 전극(170)은 예를들어 도핑된 폴리실리콘막으로 형성된다. 그리고나 서, 게이트 전극(170) 양측의 반도체 기판(100)에 기판과 반대 도전 타입을 갖는 저농도 불순물을 이온 주입한다. 그후에, 반도체 기판(100) 결과물 상부에 HLD(high temperature low pressure dielectric) 산화막(190) 및 스페이서용 질화막을 증착하고, 스페이서용 질화막 및 HLD 산화막(190)을 비등방성 식각하여, 게이트 전극(170) 양측벽에 질화막 스페이서(200)를 형성한다. 이때, HLD 산화막(190)은 게이트 전극(170)과 질화막 스페이서(200)간을 접착시켜 주는 역할을 한다. 질화막 스페이서(200) 양측의 반도체 기판(100)에 기판(100)과 반대 도전 타입을 갖는 고농도 불순물을 이온 주입한다. 그후, 저농도 불순물 및 고농도 불순물을 활성화시켜, 게이트 전극(170) 양측에 저농도 불순물 영역(180a,180b) 및 고농도 불순물 영역(210a,210b)을 형성한다. 이에따라, LDD 타입의 소오스(220a) 및 드레인(220b) 영역이 형성된다. Thereafter, as shown in FIG. 2D, a gate electrode 170 including the gate oxide film 160 is formed on the semiconductor substrate 100 by a known method in a known manner. The gate electrode 170 is formed of, for example, a doped polysilicon film. Thereafter, low concentration impurities having a conductivity type opposite to that of the substrate are ion-implanted into the semiconductor substrate 100 on both sides of the gate electrode 170. Thereafter, a high temperature low pressure dielectric (HLD) oxide film 190 and a nitride nitride film for a spacer are deposited on the semiconductor substrate 100, and the nitride nitride film for spacers and the HLD oxide film 190 are anisotropically etched to form a gate electrode 170. The nitride film spacers 200 are formed on both sidewalls. At this time, the HLD oxide layer 190 serves to bond the gate electrode 170 and the nitride spacer 200. High concentration impurities having opposite conductivity types from the substrate 100 are ion implanted into the semiconductor substrate 100 on both sides of the nitride film spacer 200. Thereafter, low concentration impurities and high concentration impurities are activated to form the low concentration impurity regions 180a and 180b and the high concentration impurity regions 210a and 210b on both sides of the gate electrode 170. Accordingly, the LDD type source 220a and drain 220b regions are formed.

도 2e에 도시된 바와 같이, 반도체 기판(100) 결과물 상부에 전이 금속막(도시되지 않음)을 증착한다. 전이 금속막으로는 티타늄(Ti), 탄탈륨(Ta), 크롬(Cr) 또는 텅스텐(W)등이 이용될 수 있다. 그후, 전이 금속막이 형성된 반도체 기판을 열처리하여, 실리콘이 제공되는 층 상부에 선택적 실리사이드막(230)을 형성한다. 이때, 선택적 실리사이드막(230)은 공지된 바와 같이 전이 금속막 하부에 실리콘이 제공되는 부분에만 형성되는 것으로, 본 실시예에서는 게이트 전극(170), 소오스, 드레인 영역(220a,220b) 및 실리콘 스페이서(150) 상에 선택적으로 실리사이드막(230)이 형성된다. 여기서, 돌출된 STI막(140)의 양측벽에 형성된 실리콘 스페이서(150) 역시 전이 금속막과 반응하여, 대부분 실리사이드막으로 변화 되어, 실리사이드 스페이서(232)가 형성된다. 이렇게 형성된 실리사이드 스페이서(232)는 인접하는 소오스 또는 드레인 영역(220a,220b)상의 실리사이드막(230)과 단절없이 연결된다. 이때, 실리사이드 스페이서(232)는 약 0.05 내지 0.15㎛의 폭을 갖음이 바람직하다. 그후, 반응되지 않은 전이 금속막, 즉 절연 물질인 질화막 스페이서(200) 및 소자 분리막(140) 상부에 잔류하는 전이 금속막을 공지의 방식으로 제거한다. 여기서, 상기 실리사이드막(230)은 이후 금속 배선 콘택시 콘택 저항을 향상시키고, 금속 배선과 소오스, 드레인 영역(220a,220b)간의 접착 특성을 개선시켜 줄 뿐만 아니라, 콘택홀 형성을 위한 식각시 에치 스톱퍼로서 작용한다. As illustrated in FIG. 2E, a transition metal film (not shown) is deposited on the semiconductor substrate 100. Titanium (Ti), tantalum (Ta), chromium (Cr), tungsten (W), or the like may be used as the transition metal film. Thereafter, the semiconductor substrate on which the transition metal film is formed is heat-treated to form an optional silicide film 230 on the layer provided with silicon. In this case, the selective silicide layer 230 is formed only on a portion where silicon is provided under the transition metal layer as is known. In this embodiment, the gate electrode 170, the source, the drain regions 220a and 220b and the silicon spacer are formed. The silicide layer 230 is selectively formed on the 150. Here, the silicon spacers 150 formed on both sidewalls of the protruding STI film 140 also react with the transition metal film, and most of the silicon spacers 150 are changed into silicide films to form the silicide spacers 232. The silicide spacers 232 thus formed are connected to the silicide layers 230 on the adjacent source or drain regions 220a and 220b without disconnection. At this time, the silicide spacer 232 preferably has a width of about 0.05 to 0.15㎛. Thereafter, the unreacted transition metal film, that is, the nitride metal spacer 200 which is an insulating material and the transition metal film remaining on the device isolation layer 140 are removed in a known manner. Here, the silicide layer 230 may further improve contact resistance during metal wire contact, improve adhesion properties between the metal wire, the source, and the drain regions 220a and 220b, and etch during etching to form a contact hole. It acts as a stopper.

다음, 선택적으로 실리사이드막(230,232)이 형성된 반도체 기판(100) 결과물 상부에 층간 절연막(240)을 형성한다. 소오스 및/또는 드레인 영역(220a,220b)이 노출되도록 층간 절연막(240)을 식각하여, 콘택홀(245)을 형성한다. 이때, 소자 분리막(140)의 양측벽에 상기 소오스 드레인 영역상의 실리사이드막(230)으로 부터 연장된 실리사이드 스페이서(232)가 형성되어 있으므로, 소자 분리막(140)의 양측벽 부분까지 콘택홀을 형성할 수 있는 면적이 실질적으로 증대된다. 이에따라 콘택 마진이 증대된다. 여기서, 도면의 미설명 부호 "m"은 콘택 마진을 나타낸 것이다. 그후, 콘택홀(245)이 충분히 매립되도록 도전 플러그(250)을 형성한다. 그리고나서, 도전 플러그(250)과 콘택되도록 층간 절연막(240) 상부에 금속 배선(260)을 형성한다. Next, an interlayer insulating layer 240 is formed on the semiconductor substrate 100 on which the silicide layers 230 and 232 are selectively formed. The interlayer insulating layer 240 is etched to expose the source and / or drain regions 220a and 220b to form a contact hole 245. In this case, since the silicide spacers 232 extending from the silicide layer 230 on the source drain region are formed on both sidewalls of the isolation layer 140, contact holes may be formed to both side wall portions of the isolation layer 140. The area that can be increased substantially. This increases contact margin. Here, reference numeral "m" in the drawing indicates contact margin. Thereafter, the conductive plug 250 is formed to sufficiently fill the contact hole 245. Then, the metal wiring 260 is formed on the interlayer insulating film 240 to be in contact with the conductive plug 250.

본 발명은 상기한 실시예에 국한되는 것은 아니다. 예를들어, 본 실시예에서 는 돌출된 STI막의 양측벽에 실리사이드 스페이서를 형성하였지만, 도전성을 갖는 물질, 특히 후속에 형성될 금속막과의 접착 특성을 개선할 수 있는 물질이면 모두 모두 STI 측벽 스페이서로 사용할 수 있다. 예를들어, 돌출된 STI막의 측벽 스페이서로는 티타늄/티타늄질화막이 사용될 수 있다.The present invention is not limited to the above embodiment. For example, in the present embodiment, silicide spacers are formed on both sidewalls of the protruding STI film, but all of the STI sidewall spacers are used as long as they have a conductive material, in particular, a material capable of improving adhesion properties with a metal film to be formed subsequently. Can be used as For example, a titanium / titanium nitride film may be used as the sidewall spacer of the protruding STI film.

이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 소자 분리막을 기판으로부터 소정 높이만큼 돌출시킨다음, 그 측벽에 실리사이드 스페이서를 형성한다. 이때, 실리사이드 스페이서는 소오스, 드레인 영역 상에 형성된 실리사이드막과 연결되어 있으므로, 실질적으로 콘택 면적을 늘이는 역할을 한다. 이에따라, 콘택홀 형성 공정시, 충분한 콘택 마진을 얻을 수 있다.As described above in detail, according to the present invention, after the element isolation film is protruded from the substrate by a predetermined height, silicide spacers are formed on the sidewalls. In this case, the silicide spacer is connected to the silicide layer formed on the source and drain regions, thereby substantially increasing the contact area. Accordingly, during the contact hole forming process, sufficient contact margin can be obtained.

더욱이, 실리사이드막은 자체적으로 낮은 콘택 저항을 가지므로, 반도체 소자의 전기적 특성을 개선시킬 수 있다. 또한, 실리사이드막은 층간 절연막과 식각 선택비가 우수하므로, 에치 스톱퍼의 역할을 수행할 수 있다.Moreover, since the silicide film has a low contact resistance by itself, it is possible to improve the electrical characteristics of the semiconductor device. In addition, since the silicide layer has an excellent etching selectivity with the interlayer insulating layer, the silicide layer may serve as an etch stopper.

이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.Although the present invention has been described in detail with reference to preferred embodiments, the present invention is not limited to the above embodiments, and various modifications may be made by those skilled in the art within the scope of the technical idea of the present invention. .

Claims (11)

반도체 기판;Semiconductor substrates; 상기 반도체 기판의 소정 부분에 형성되며, 기판 내부에 위치하는 제 1 영역과, 상기 제 1 영역과 접하면서 상기 기판 상부로 돌출된 제 2 영역을 포함하는 소자 분리막;An isolation layer formed on a predetermined portion of the semiconductor substrate and including a first region positioned inside the substrate and a second region protruding above the substrate while contacting the first region; 상기 반도체 기판의 소정 부분에 형성되는 게이트 전극;A gate electrode formed on a predetermined portion of the semiconductor substrate; 상기 게이트 전극 양측 반도체 기판에 형성되는 소오스, 드레인 영역;Source and drain regions formed on the semiconductor substrate on both sides of the gate electrode; 상기 게이트 전극 및 소오스 드레인 영역 상부에 형성되는 접착층; 및An adhesive layer formed on the gate electrode and a source drain region; And 상기 소자 분리막의 제 2 영역 측벽에 형성되며, 상기 소오스, 드레인 영역 상부의 접착층과 연결되는 접착 스페이서를 포함하는 것을 특징으로 하는 반도체 소자.And an adhesive spacer formed on sidewalls of the second region of the device isolation layer and connected to the adhesive layer on the source and drain regions. 제 1 항에 있어서, 상기 소자 분리막의 제 2 영역은 상기 반도체 기판 표면으로 부터 500 내지 1500Å 두께만큼 돌출된 것을 특징으로 하는 반도체 소자.The semiconductor device of claim 1, wherein the second region of the device isolation layer protrudes from the surface of the semiconductor substrate by a thickness of 500 to 1500 Å. 제 1 항 또는 제 2 항에 있어서, 상기 제 2 영역의 선폭은 제 1 영역의 선폭보다 큰것을 특징으로 하는 반도체 소자.The semiconductor device according to claim 1 or 2, wherein the line width of the second region is larger than the line width of the first region. 제 1 항에 있어서, 상기 접착 스페이서는 0.05 내지 0.15㎛의 폭을 갖는 것을 특징으로 하는 반도체 소자.The semiconductor device of claim 1, wherein the adhesive spacer has a width of 0.05 to 0.15 μm. 제 4 항에 있어서, 상기 접착층과 접착 스페이서는 전이 금속 실리사이드막인 것을 특징으로 하는 반도체 소자.The semiconductor device according to claim 4, wherein the adhesive layer and the adhesive spacer are transition metal silicide films. 제 4 항에 있어서, 상기 접착 스페이서는 티타늄/티타늄 나이트라이드막인 것을 특징으로 하는 반도체 소자.The semiconductor device according to claim 4, wherein the adhesive spacer is a titanium / titanium nitride film. 반도체 기판의 소정 부분에 기판 상부로 소정 높이만큼 돌출된 STI막을 형성하는 단계;Forming an STI film projecting a predetermined height above a substrate on a predetermined portion of the semiconductor substrate; 상기 반도체 기판의 소정 부분에 게이트 전극을 형성하는 단계;Forming a gate electrode on a predetermined portion of the semiconductor substrate; 상기 게이트 전극 양측의 반도체 기판에 소오스, 드레인 영역을 형성하는 단계; Forming a source and a drain region on the semiconductor substrate at both sides of the gate electrode; 상기 게이트 전극, 소오스, 드레인 영역 상부에 접착층을 형성하는 단계; 및Forming an adhesive layer on the gate electrode, the source and the drain region; And 상기 돌출된 STI막 양측벽에 접착 스페이서를 형성하는 단계를 포함하는 것 을 특징으로 하는 반도체 소자의 제조방법.Forming an adhesive spacer on both sidewalls of the protruding STI film. 제 7 항에 있어서, 상기 돌출된 STI막을 형성하는 단계는,The method of claim 7, wherein forming the protruding STI film, 반도체 기판 상에 패드 산화막과 실리콘 질화막을 순차적으로 증착하는 단계;Sequentially depositing a pad oxide film and a silicon nitride film on a semiconductor substrate; 상기 실리콘 질화막 및 패드 산화막을 트렌치 예정 영역이 노출되도록 소정 부분 패터닝하는 단계;Partially patterning the silicon nitride layer and the pad oxide layer to expose a trench region; 상기 패터닝된 실리콘 질화막 및 패드 산화막을 마스크로 하여, 상기 노출된 반도체 기판을 소정 깊이만큼 식각하여, 트렌치를 형성하는 단계;Etching the exposed semiconductor substrate by a predetermined depth using the patterned silicon nitride film and the pad oxide film as a mask to form a trench; 상기 실리콘 질화막 및 패드 산화막을 일정 폭만큼 리세스 하는 단계; Recessing the silicon nitride film and the pad oxide film by a predetermined width; 상기 트렌치 내부 및 실리콘 질화막 사이의 간격이 충분히 충진되도록 절연막을 매립하는 단계; 및Embedding an insulating film to sufficiently fill a gap between the trench and the silicon nitride film; And 상기 실리콘 질화막 및 패드 산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.Removing the silicon nitride film and the pad oxide film. 제 7 항에 있어서, 상기 STI막을 형성하는 단계와, 상기 게이트 전극을 형성하는 단계 사이에, 상기 돌출된 STI막 양측벽에 실리콘 스페이서를 형성하는 단계를 더 포함하고, 8. The method of claim 7, further comprising forming silicon spacers on both sidewalls of the protruding STI film between the forming of the STI film and the forming of the gate electrode. 상기 접착층 및 접착 스페이서는 전이 금속 실리사이드막으로 형성하는 것을 특징으로 반도체 소자의 제조방법.Wherein the adhesive layer and the adhesive spacer are formed of a transition metal silicide film. 제 9 항에 있어서, 상기 전이 금속 실리사이드로 된 접착층 및 접착 스페이서를 형성하는 단계는,The method of claim 9, wherein the forming of the adhesive layer and the adhesive spacer made of the transition metal silicide comprises: 상기 반도체 기판 결과물 상부에 전이 금속막을 증착하는 단계;Depositing a transition metal film on the semiconductor substrate product; 상기 전이 금속막을 열처리하는 단계; 및Heat-treating the transition metal film; And 잔류하는 전이 금속막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.And removing the remaining transition metal film. 제 7 항에 있어서, 상기 접착 스페이서는 티타늄/티타늄 나이트라이드막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.8. The method of claim 7, wherein the adhesive spacer is formed of a titanium / titanium nitride film.
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