KR100831208B1

KR100831208B1 - Delay line using memory

Info

Publication number: KR100831208B1
Application number: KR1020020045064A
Authority: KR
Inventors: 심명섭
Original assignee: 엘지전자 주식회사
Priority date: 2002-07-30
Filing date: 2002-07-30
Publication date: 2008-05-21
Also published as: KR20040011282A

Abstract

본 발명은 비동기 IMT-2000 시스템에서 동기 획득의 첫 단계에서 사용되는 PSC 상관기(correlator)의 내부 시간 지연기의 회로 크기와 전력 소모를 줄여 배터리(battery)로 작동하는 단말기에 적당하도록 하는 메모리를 이용한 시간 지연기에 관한 것으로, PSC 상관기에 있어서 기존의 시간 지연기에서 시프트 레지스터를 메모리로 대체하고, 메모리의 주소 계산을 위하여 간단한 회로를 추가하여, 시간 지연기(Delay Line)의 회로 크기와 전력 소모를 절감하기 위한 것으로, 소정 비트의 수를 반복적으로 카운트하여 출력하는 비트 카운터와; 상기 카운터 출력을 각각 입력 및 출력 어드레스로 사용하는 복수의 메모리로 구성함으로서 달성 가능하다.The present invention uses a memory to reduce the circuit size and power consumption of the internal time delay of the PSC correlator used in the first stage of synchronization acquisition in an asynchronous IMT-2000 system to be suitable for battery operated terminals. In the PSC correlator, the PSC correlator replaces the shift register with a memory and adds a simple circuit to calculate the address of the memory, thereby reducing the circuit size and power consumption of the delay line. A bit counter for reducing the number of bits by repeatedly counting a predetermined number of bits; This can be achieved by configuring a plurality of memories each using the counter output as an input and an output address.

Description

Time delay using memory {DELAY LINE USING MEMORY}

도 1은 일반적인 PSC 상관기의 구성을 보인 블록도.1 is a block diagram showing the configuration of a typical PSC correlator.

도 2는 종래 PSC 상관기의 시간 지연기의 구성을 보인 블록도.2 is a block diagram showing the configuration of a time delay of a conventional PSC correlator.

도 3은 본 발명에 따른 PSC 상관기에 있어서 시간 지연기의 구성을 보인 블록도.3 is a block diagram showing the configuration of a time delay in a PSC correlator according to the present invention.

도 4는 상기 도3에서 깊이(Depth)가 128인 메모리의 입출력 타이밍을 보인 예시도.4 is an exemplary diagram illustrating input and output timing of a memory having a depth of 128 in FIG.

***도면의 주요 부분에 대한 부호의 설명****** Description of the symbols for the main parts of the drawings ***

100, 200 : 메모리 300 : 비트 카운터100, 200: memory 300: bit counter

400 : 플립플롭400: flip flop

본 발명은 메모리를 이용한 시간 지연기에 관한 것으로, 특히 비동기 IMT-2000 시스템에서 동기 획득의 첫 단계에서 사용되는 PSC 상관기(correlator)의 내부 시간 지연기의 회로 크기와 전력 소모를 줄여 배터리(battery)로 작동하는 단말기에 적당하도록 하는 메모리를 이용한 시간 지연기에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a time delay using a memory, and in particular, reduces the circuit size and power consumption of an internal time delay of a PSC correlator used in the first stage of acquisition in an asynchronous IMT-2000 system. The present invention relates to a time delay using a memory suitable for an operating terminal.

일반적으로, 동기식 이동통신 시스템과 마찬가지로 비동기 IMT-2000(WCDMA) 시스템에서도, 단말이 기지국과 동기를 맞추어야 정보의 교환과 음성 또는 영상 통화가 가능하다.In general, in the asynchronous IMT-2000 (WCDMA) system as in the synchronous mobile communication system, the terminal must synchronize with the base station to exchange information and make a voice or video call.

그러나, 모든 기지국이 동일한 스크램블링 코드를 사용하는 동기 시스템(IS-95, IS-2000)과 비교할 때, 512개의 제1 스크램블링 코드(Primary Scrambling Code : PSC)를 사용하는 비동기 시스템에서는, 초기 동기 획득(Initial Cell Search)에 상대적으로 많은 시간이 필요하며 복잡한 연산이 필요하다.However, in an asynchronous system using 512 primary scrambling codes (PSCs), when the base stations all use the same scrambling code (IS-95, IS-2000), the initial synchronization acquisition ( Initial Cell Search) takes a lot of time and requires complicated operations.

이 차이는 기지국들 사이의 동기를 맞출 필요가 없는 비동기 시스템에 근본적으로 나타나는 문제점이며, 초기 동기 획득에 필요한 시간을 줄이기 위해 비동기 시스템의 기지국에서는, 동기화 채널(Synchronization Channel : SCH)을 통해 제1 동기 코드(Primary Synchronization Code : PSC)와 제2 동기 코드(Secondary Synchronization Code : SSC)를 송신한다.This difference is a fundamental problem in asynchronous systems that do not need to synchronize between base stations, and in a base station of an asynchronous system to reduce the time required for initial synchronization acquisition, a first synchronization is performed through a synchronization channel (SCH). A code (Primary Synchronization Code: PSC) and a Second Synchronization Code (SSC) are transmitted.

이에 따라, 단말에서는 먼저 제1 동기 코드(Primary Synchronization Code : PSC)를 검출하여 슬롯 동기를 맞추고, 제2 동기 코드(Secondary Synchronization Code : SSC)를 찾아 프레임 동기를 맞추고, 제1 스크램블링 코드의 코드 그룹을 추정하고, 공통 파일럿 채널(Common Pilot Channel : CPICH)을 측정하여 동기 획득 여부를 검증하는 3단계 과정을 거쳐 초기 동기 획득을 완료한다.Accordingly, the terminal first detects a first synchronization code (PSC) to synchronize slot synchronization, finds a second synchronization code (SSC), synchronizes frame, and then code-groups the first scrambling code. The initial synchronization acquisition is completed through a three-step process of estimating the CDMA, and verifying synchronization acquisition by measuring a common pilot channel (CPICH).

이때, 동기 획득을 위한 첫 번째 단계에서 도1에 도시된 바와 같은 PSC 상관기를 이용하여 슬롯의 시작 위치를 찾게 된다.At this time, in the first step for synchronization acquisition, the slot start position is found using the PSC correlator as shown in FIG.

여기서, D₁∼D₈은 시간 지연 장치(Delay Line)이며, 여기에 가산기, 감산기, 곱셈기 들을 조합하여 이루어져 있다.Here, D _{1 to} D ₈ are time delay devices (Delay Line), and are formed by combining an adder, a subtractor, and a multiplier.

이때, 3G TS 25.213 V5.0.0 (2002-03) Spreading and modulation(FDD)의 Annex A. Generalized Hierarchical Golay Sequences 규정에 의하면, At this time, according to Annex A. Generalized Hierarchical Golay Sequences of 3G TS 25.213 V5.0.0 (2002-03) Spreading and modulation (FDD),

[

] = [128, 64, 16, 32, 8, 1, 4, 2][

] = [128, 64, 16, 32, 8, 1, 4, 2]

[

] = [1, -1, 1, 1, 1, 1, 1, 1][

] = [1, -1, 1, 1, 1, 1, 1, 1]

이므로 각각의 시간 지연 장치들은 차례대로 128, 64, 16, 32, 8, 1, 4, 2 x 3.84MHz 클록씩 신호를 지연시켜야 한다.Therefore, each time delay device must sequentially delay the signal by 128, 64, 16, 32, 8, 1, 4, 2 x 3.84MHz clock.

입력 신호 r(k)는 에이디 컨버터(ADC)와 SRRC 필터를 거친, 동상(In-Phase(I)) 혹은 직교 (Quadrature Phase(Q))의 디지털 신호이며 대략 6비트 정도이다.The input signal r (k) is a digital signal of in-phase (I) or quadrature (Q), which is passed through the AD converter and the SRRC filter, and is about 6 bits long.

즉, 제1도의 상관기를 두 개 사용하거나 공유하여(Time-multiplexing) I, Q 신호를 각각 처리한 후, 제곱 연산을 거쳐 두 결과 값을 더하여 한 순간의 PSC 상 관 값을 얻게 된다. That is, two correlators of FIG. 1 are used or shared (Time-multiplexing) to process the I and Q signals, respectively, and the two result values are added through a square operation to obtain a PSC correlation value at one instant.

이때, PSC 상관 값을 매 칩(Chip) 단위로 구하여 최대의 위치로써 슬롯의 시작점을 추정한다. 예컨대 한 슬롯이 2560 칩이므로, 2560 칩마다의 상관 값을 누적하면, 더욱 정확하게 PSC의 위치를 결정할 수 있으며, 좀 더 세밀하게 PSC의 위치를 추정하기 위하여 1/2칩 단위로 연산을 하기도 한다.At this time, the PSC correlation value is obtained in every chip unit, and the starting point of the slot is estimated as the maximum position. For example, since one slot is 2560 chips, by accumulating correlation values for every 2560 chips, the position of the PSC can be determined more accurately. In order to more precisely estimate the position of the PSC, calculation is performed in units of 1/2 chip.

한편, 일반적인 딜레이 라인은 도2에 도시된 바와 같이, 플립플롭으로 이루어진 시프트 레지스터를 사용하여 구현하는데, PSC 상관기의 첫 번째 딜레이 라인을 구현하기 위해서는, 128(depth) x 6(bit) x 2(I, Q)개의 플립플롭이 필요하며 주파수가 3.84MHz인 클록을 연결해야 한다.On the other hand, a general delay line is implemented using a shift register composed of flip-flops, as shown in FIG. 2. To implement the first delay line of the PSC correlator, 128 (depth) x 6 (bit) x 2 ( I, Q) flip-flops are required and a clock with a frequency of 3.84 MHz must be connected.

만약, 1/2칩 단위로 상관 값을 구한다면 클록은 7.68 MHz로, 깊이(Depth)는 256으로 두 배씩 증가시켜야 한다.If the correlation is obtained in 1/2 chip units, the clock should be doubled to 7.68 MHz and the depth to 256.

따라서, 8개의 딜레이 라인을 모두 구현하기 위해서는, 대략 256(depth) x 6(bit) x 2(I,Q)개의 많은 플립플롭이 필요하므로 회로의 구현이나 ASIC 제작 시 많은 면적을 차지하게 되며 비용도 증가하게 되는 문제점이 발생한다.Therefore, in order to implement all eight delay lines, a large number of flip-flops are required (approximately 256 (depth) x 6 (bit) x 2 (I, Q)), which takes up a large area when implementing a circuit or manufacturing an ASIC. There is also a problem that increases.

더욱이, 상기와 같이 많은 플립플롭이 매 칩 또는 1/2칩마다 갱신되어야 하므로, 에너지를 많이 소모하게 되어 전지를 전원으로 사용하는 단말기에서는 사용시간이 단축된다는 문제점이 있다.In addition, since many flip-flops must be updated every chip or 1/2 chip as described above, there is a problem in that the terminal consumes a lot of energy and thus shortens the use time of the battery.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창출한 것으로, 비동기 IMT-2000 시스템에서 동기 획득의 첫 단계에서 사용되는 PSC 상관기(correlator)의 내부 시간 지연기의 회로 크기와 전력 소모를 줄여 배터리(battery)로 작동하는 단말기에 적당하도록 하는 메모리를 이용한 시간 지연기를 제공함에 그 목적이 있다.Accordingly, the present invention has been made to solve the above-mentioned conventional problems, and the circuit size and power consumption of the internal time delay of the PSC correlator used in the first step of the synchronization acquisition in the asynchronous IMT-2000 system. It is an object of the present invention to provide a time delay using a memory that is suitable for a battery operated terminal.

이와 같은 목적을 달성하기 위한 본 발명은, PSC 상관기에 있어서 기존의 시간 지연기에서 시프트 레지스터를 메모리로 대체하고, 메모리의 주소 계산을 위한 간단한 회로를 추가하여, 시간 지연기(Delay Line)의 회로 크기와 전력 소모를 절감하기 위한 것으로, 소정 비트의 수를 반복적으로 카운트하여 출력하는 비트 카운터와; 상기 카운터 출력을 각각 입력 및 출력 어드레스로 사용하는 복수의 메모리로 구성한 것을 특징으로 한다.The present invention for achieving the above object, in the PSC correlator, replaces the shift register with a memory in the existing time delay, and adds a simple circuit for calculating the address of the memory, the circuit of the time delay (Delay Line) A bit counter for reducing the size and power consumption and repeatedly counting and outputting a predetermined number of bits; It is characterized by comprising a plurality of memories each using the counter output as an input and an output address.

이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 설명하면 다음과 같다.Hereinafter, with reference to the accompanying drawings, preferred embodiments of the present invention will be described.

먼저, 도3은 본 발명에 따른 PSC 상관기에 있어서 시간 지연기의 구성을 보인 블록도로서, 기존의 시간 지연기에서 쉬프트 레지스터를 메모리로 대체하였으며, 메모리의 주소 계산을 위한 회로가 추가되어 있다.First, FIG. 3 is a block diagram showing the configuration of a time delay in the PSC correlator according to the present invention. In the conventional time delay, a shift register is replaced with a memory, and a circuit for calculating an address of the memory is added.

그 구성을 보면 0∼127의 수를 반복적으로 카운트하는 7비트 카운터(300)와; 상기 7비트 카운터(300)의 출력 카운트를 출력 어드레스(RA)로 사용하고, 상기 7비트 카운터의 출력 카운트를 한 클록 지연하여 입력 어드레스(WA)로 사용하는, 제1, 제2 메모리(100, 200)와; 상기 7비트 카운터의 출력 카운트를 한 클록 지연하기 위한 플립플롭(400)으로 구성된다. A 7-bit counter 300 that repeatedly counts the numbers 0-127; The first and second memories 100, which use the output count of the 7-bit counter 300 as an output address RA, and use the output count of the 7-bit counter as a clock delay by one clock delay. 200); And a flip-flop 400 for delaying the output count of the 7-bit counter by one clock.

이때, 각 메모리의 깊이(Depth)는 시간 지연의 클록 수와 동일하게 선택되어야 하므로, 첫 번째 메모리(100)의 깊이(Depth)는 128이 되고, 두 번째 메모리(200)의 깊이(Depth)는 64가 된다.At this time, since the depth of each memory should be selected to be equal to the number of clocks of the time delay, the depth of the first memory 100 is 128, and the depth of the second memory 200 is 64.

만약, 1/2칩 단위로 상관 값을 계산할 때는 깊이(Depth)가 두 배 큰 메모리를 사용한다. If the correlation value is calculated in 1/2 chip units, the memory having twice the depth is used.

실제로, PSC 상관기에는 다수의 시간 지연기를 구비하게 되는데, 각각의 시간 지연기를 구현할 때는, ASIC 제작 시 적용되는 기술을 기준으로 회로의 크기와 전력 소모를 비교하여, 메모리로 구현할 것인지 기존의 방식대로 시프트 레지스터로 구현할 것인지 결정한다.In practice, the PSC correlator is equipped with a number of time delays. When implementing each time delay, it is necessary to compare the size and power consumption of the circuit based on the technology applied when manufacturing the ASIC, and implement it as a memory. Determines whether to implement a shift register.

다만, 깊이(Depth)가 1인 시간 지연기는 기존의 시프트 레지스터와 동일하므로 기존의 방법대로 쉬프트 레지스터로 구성한다.However, since the time delay having a depth of 1 is the same as a conventional shift register, the time delay is configured as a shift register according to the conventional method.

한편, 상기 도3에서 모든 메모리의 출력 주소(Read Address, RA)는 7 비트 카운터(1/2칩 단위일 때는 8비트)(300)를 사용하여 생성하며, 이 출력 주소를 플립플롭(400)을 통해 한 클록 지연시켜, 각각의 메모리의 입력 주소(Write Address, WA)로 사용한다.Meanwhile, in FIG. 3, the output addresses (Read Address, RA) of all memories are generated using a 7-bit counter (8 bits in a 1/2 chip unit) 300, and the output address is flip-flop 400. Delay one clock through to use as the write address (WA) of each memory.

여기서, 상기 7 비트 카운터(300)는 "0, 1, ..., 127"을 반복하는 모듈로-128 카운터로서, 깊이(Depth)가 128인 첫 번째 메모리(100)에는 모든 7비트[6:0]를 연결하며, 두 번째 메모리(200)에는 하위 6비트 [5:0]만을 연결한다.Here, the 7-bit counter 300 is a modulo-128 counter that repeats "0, 1, ..., 127", and all 7 bits [6] in the first memory 100 having a depth of 128 [6]. : 0] is connected, and only the lower 6 bits [5: 0] are connected to the second memory 200.

즉, 각 메모리의 깊이에 맞게 주소의 하위 비트부터 연결하는 것이다. 따라서, 깊이(Depth)가 2인 메모리일 경우에는 주소의 최하위 한 비트만을 연결하면 되 고, 세밀한 동기 획득을 위해서 1/2칩 단위의 회로를 구성할 때도, 하위 비트부터 연결하며 칩 단위의 회로보다 한 비트씩 더 연결하면 되는 것이다.That is, the first bit of the address is concatenated according to the depth of each memory. Therefore, in the case of memory having a depth of 2, only the least significant bit of the address needs to be connected, and when configuring a half-chip unit circuit for fine synchronization, the lower-order bit circuit is connected first. You just need to connect one more bit.

또한, 초기 동기 획득의 첫 단계를 수행하기 위해서는, 본 발명의 상관기 외부에 모듈로-2560 카운터가 필수적인데, 이는 2560 칩으로 이루어진 슬롯 내에서 상관 값이 최대가 되는 위치를 파악하기 위한 기준이 필요하기 때문이다.In addition, in order to perform the first stage of initial synchronization acquisition, a modulo-2560 counter is necessary outside the correlator of the present invention, which requires a criterion for identifying a position where the correlation value is maximum in a slot of 2560 chips. Because.

따라서, 상기 7 비트 카운터(300)를 별도로 구비하지 않더라도, 모듈로-2560 카운터의 하위 7 비트를 공유해서 사용해도 된다.Therefore, even if the 7-bit counter 300 is not provided separately, the lower 7 bits of the modulo-2560 counter may be shared.

도4는 상기 도3에서 깊이(Depth)가 128인 메모리(100)의 입출력 타이밍을 보인 예시도로서, 7비트 카운터(300)가 "0∼127"을 반복하는데 이 카운트를 그대로 메모리의 출력 주소(RA)로 사용하고, 이를 1클록 지연시켜 입력 주소(WA)로 사용함으로써, 출력 주소(RA)가 A(127)에서 A(0)으로 바뀔 때 입력 주소(WA)가 A(126)에서 A(127)로 바뀜을 볼 수 있다.FIG. 4 is an exemplary view showing the input / output timing of the memory 100 having a depth of 128 in FIG. 3, wherein the 7-bit counter 300 repeats " 0 to 127 " (RA) and delay it by one clock to use it as the input address (WA) so that when the output address (RA) changes from A (127) to A (0), the input address (WA) You can see the change to A 127.

다음, 메모리의 출력(RD)은 ASIC 제작 시 사용되는 동기식 메모리(Synchronous memory)일 경우, 주소와 출력 제어 신호를 인가하면 다음 클록 주기에서 유효한 데이터를 출력한다.Next, when the output RD of the memory is a synchronous memory used in the manufacture of an ASIC, when the address and the output control signal are applied, valid data is output in the next clock period.

즉, 출력 주소(RA)가 A(1)일 때 D(0)를 출력한다.That is, D (0) is output when the output address RA is A (1).

다음, 메모리의 입력 주소(WA)는 상술한 바와 같이 출력 주소(RA)를 한 클록 지연시킨 것으로 역시 0∼127을 반복한다.Next, the input address WA of the memory is a clock delay of the output address RA as described above, and repeats 0 to 127 again.

다음, 입력 주소(WA)가 0일 때 저장된 데이터 D(0)는 128 클록 후에 메모리의 출력에 나타난다. 출력 주소(RA)가 두 번째로 1인 구간에서 보면, 인덱스(Index)가 128인 신호가 시간 지연기의 입력에 연결되고, 출력에는 인덱스 0의 신호가 나타나므로 인덱스의 차이가 128이 되는 것이다.Next, when the input address WA is zero, the stored data D (0) appears at the output of the memory after 128 clocks. In the second interval where the output address RA is 1, the signal with index 128 is connected to the input of the time delay, and the signal with index 0 appears at the output, so the difference of the index becomes 128. .

따라서, 본 발명의 메모리를 이용하여 구현한 시간 지연기가, 제2도에 도시된 기존의 회로와 동일한 기능과 타이밍으로 동작함을 알 수 있다.Thus, it can be seen that the time delay implemented using the memory of the present invention operates with the same function and timing as the conventional circuit shown in FIG.

또한, 본 발명은 상술한 바와 같이 모듈로-2560 카운터를 공유하여, 별도의 7 비트 카운터를 추가하지 않고 PSC 상관기를 구현하거나, 세밀한 동기 획득을 위해서 칩 단위의 동작 이외에도 1/2칩, 1/4칩 단위의 회로에도 동일한 방법으로 회로를 설계할 수 있음은 자명하다.In addition, the present invention is to share the modulo-2560 counter as described above, to implement a PSC correlator without adding a separate 7-bit counter, or in addition to the chip-by-chip operation in order to obtain detailed synchronization, 1/2 chip, 1 / It is obvious that the circuit can be designed in the same way for a circuit of four chips.

이상에서 설명한 바와 같이 본 발명 메모리를 이용한 시간 지연기는, 비동기 IMT-2000 시스템에서 동기 획득의 첫 단계에서 사용되는 PSC 상관기(correlator)의 내부 시간 지연기의 회로 크기와 전력 소모를 줄이는 효과가 있다.As described above, the time delay using the memory of the present invention has the effect of reducing the circuit size and power consumption of the internal time delay of the PSC correlator used in the first step of synchronization acquisition in the asynchronous IMT-2000 system.

또한, 본 발명은 종래의 플립플롭 대신 소정개의 메모리를 이용하여 ASIC을 제작할 수 있기 때문에, 생산비용 및 각 플립플롭을 연결하는 레이아웃 작업에 드는 노력과 시간을 절감할 수 있는 효과가 있다.In addition, since the present invention can fabricate an ASIC using a predetermined memory instead of a conventional flip-flop, there is an effect of reducing the production cost and the effort and time required for layout work connecting each flip-flop.

Claims

In the PSC correlator internal time delay,

A bit counter for repeatedly counting and outputting a predetermined number of bits;

And a plurality of memories using the counter outputs as input and output addresses, respectively.

2. The time according to claim 1, wherein the memory uses the output of the bit counter as an output address (RA), and uses the output of the bit counter by one clock delay as the input address (WA). Retarder.

The time delay using a memory according to claim 1 or 2, wherein a flip-flop is used as a means for delaying the output of the bit counter by one clock.

The depth of each memory is inversely proportional to the chip unit, and in the case of one chip unit, is equal to the number of clocks of the time delay, and changes to 1/2 chip and 1/4 chip. A time delay using memory, characterized in that it uses two times and four times the depth of memory.