KR101149224B1 - Cell search apparatus and method of CDMA - Google Patents

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KR101149224B1
KR101149224B1 KR20050022174A KR20050022174A KR101149224B1 KR 101149224 B1 KR101149224 B1 KR 101149224B1 KR 20050022174 A KR20050022174 A KR 20050022174A KR 20050022174 A KR20050022174 A KR 20050022174A KR 101149224 B1 KR101149224 B1 KR 101149224B1
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노준석
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엘지전자 주식회사
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Abstract

본 발명은 비동기식 이동통신 시스템에 있어서, 특히 1차 동기 채널에 대한 1개의 정합결과를 얻기 위해 효율적인 글로이 상관기에 메모리를 적용한 셀 탐색 장치 및 방법에 관한 것이다. The present invention, in the asynchronous mobile communication system and, more particularly, to a cell search apparatus and method for applying the memory in an efficient article Roy correlator to obtain one matching results for the primary synchronization channel.
본 발명에 따른 비동기식 이동통신 시스템에서의 셀 탐색 장치는, 1차 동기 채널에 대한 정합 결과 값을 얻기 위한 셀 탐색 장치에 있어서, 수신되는 데이터를 다중화한 후 분기시켜 출력하는 선택기와; In the present invention the cell search in the asynchronous mobile communication system, the cell search apparatus for obtaining a registration result to the primary synchronization channel according to the multiplexed data that is received after the selector to output the branch; 순차적인 각 어드레스에 의해 데이터를 리드/라이트시키고 서로 다른 시간 지연을 담당하는 다수개의 상태별 메모리와; A sequential plurality of states per memory that is responsible for the read / write and a different time delay of data by the address and; 상기 메모리의 각 출력에 대해 다중화한 후 분기시켜 출력하는 다수개의 상태별 선택기와; A plurality of condition-specific selector for outputting the branch and then multiplexed for each output of the memory; 상기 선택기 또는 상태별 선택기의 분기 출력에 대해 상보적인 시퀀스 쌍으로 가감하는 중간 상태 연산부와; And an intermediate state unit for subtraction in a complementary sequence pair for the branch output of the selector or by status selector; 특정 상태별 연산부의 출력에 대응하여 가중치를 보상하기 위한 가중치 인자 연산부와; Weighting factor calculating section for compensating for the weight corresponding to the output of a particular state by the operation unit; 매 클럭마다 수신 데이터에 대해 지정된 메모리의 어드레스에 저장될 수 있도록 어드레스에 대한 리드/라이트를 제어하는 제어부를 포함하는 것을 특징으로 한다. Each clock is characterized in that it comprises a control unit for controlling the read / write to the address to be stored in the address of the memory specified for the received data.
W-CDMA, PSC, EGC W-CDMA, PSC, EGC

Description

비동기식 이동통신 시스템에서의 셀 탐색 장치 및 방법{Cell search apparatus and method of CDMA} Asynchronous mobile cell search apparatus and method in a communication system {Cell search apparatus and method of CDMA}

도 1은 이동통신 시스템에서의 동기 채널 구조. Figure 1 shows a synchronization channel structure in a mobile communication system.

도 2는 종래 계층적 정합 필터 방식의 1차 동기 채널 탐색 방법을 나타낸 도면. Figure 2 is a diagram showing a conventional matched filter hierarchical scheme the primary synchronization channel search method.

도 3은 본 발명 실시 예에 따른 효율적인 글로이 상관기(EGC) 방식을 이용한 1차 동기 채널 탐색 장치를 나타낸 구성도. 3 is a configuration showing a primary synchronization channel search apparatus using an efficient article Roy correlator (EGC) scheme according to the present invention embodiment.

도 4는 본 발명 실시 예에 따른 메모리에 대한 리드/라이트 예를 나타낸 도면. Figure 4 is a view of the read / write memory according to the present invention for an example of the embodiment.

도 5는 도 3의 메모리들에 대한 리드/라이트 예를 나타낸 흐름도. 5 is a flow diagram illustrating a read / write memory of Figure 3 for an example of the.

<도면의 주요부분에 대한 부호의 설명> <Description of the Related Art>

101,103,107,110,114,117,121,125,130...선택기 ... 101103107110114117121125130 selector

102,106,109,113,116,120,124,129...메모리 ... 102106109113116120124129 memory

104,108,111,115,118,122,127,131...가산기 ... 104108111115118122127131 adder

105,112,119,123,128...감산기 105112119123128 ... subtractor

126...가중치 인자 연산부 126 ... weighting factor calculation unit

150...제어기 150 ... Controller

본 발명은 이동통신 시스템에 있어서, 특히 효율적인 글로이 상관기(Efficient Golay Correlator)에 지연 수단으로 레지스터 대신 메모리를 적용함으로써 1차 동기 채널의 탐색 결과를 얻는데 필요한 연산 과정을 대폭 줄일 수 있도록 한 셀 탐색 장치 및 방법에 관한 것이다. The invention navigate a cell in a mobile communication system, and particularly effective article Roy correlator (Efficient Golay Correlator) by applying the registers rather than the memory as a delay device to help greatly reduce the calculation process required to obtain a search result of the primary synchronization channel device and a method.

비동기식 W-CDMA(Wide band Code Division Multiple Access) 방식은 글로벌 위치 설정 시스템(GPS: Global Positioning System)과 같은 외부 시간 기준에 의존하여 모든 기지국이 기준 동기 시간을 맞추어 동작하는 IS-95 계열의 기지국 동기식 CDMA 방식과는 달리 기지국들 간에 사전에 설정된 프레임 동기 없이 운용되는 것이 큰 차이점이다. Asynchronous W-CDMA (Wide band Code Division Multiple Access) system is a global positioning system (GPS: Global Positioning System) and a base station synchronous IS-95 series to all base stations operating according to the reference synchronizing time in dependence on external time reference such as CDMA system and is a large difference being that operate without a frame synchronization is set in advance between the different base stations.

따라서 비동기식 W-CDMA 방식의 경우 GPS 수신기와 같은 별도의 수신 장치가 필요하지 않아 실내 소형 셀 등 다양한 형태의 기지국 설치가 용이한 반면, 이동국의 셀 탐색 절차, 특히 핸드오버(hand over)시 인접 셀 탐색 절차가 동기식에 비해 수월하지 않기 때문에 셀 탐색 과정이 복잡해지고, 탐색 시간 역시 증가하기 때문에 이동국의 구현에 있어서 복잡도가 증가하고 전력 소모도 많아진다. Therefore, an asynchronous W-CDMA for how a separate receiving device while the various types of base stations installed indoor small cell facilitates not needed, the cell search procedure of a mobile station, in particular hand-over (hand over) when the neighboring cell, such as a GPS receiver increase in complexity in the implementation of the mobile station because it is complicated, the cell search process, also increases the search time because the search process is not easy as compared to the synchronous and the power consumption is also increased.

따라서 셀 탐색의 효율성을 높이기 위하여 비동기식 W-CDMA 방식에서는 이동국이 자신이 위치하고 있는 셀 탐색 및 주변 셀들에 대한 검색을 하는 방법을 효율적으로 하기 위하여, 512개의 기지국들을 64개의 대그룹으로 분리하고 각각의 그룹 에 서로 다른 그룹 코드를 할당하여 구별하고 하나의 그룹에 속하는 8개의 기지국들은 특정 코드로 다시 분리되기 때문에, 이동국은 자신이 속한 기지국을 확인할 수 있다. Therefore, in order to increase the efficiency of the cell search in the asynchronous W-CDMA scheme, the mobile station to efficiently how to search for the cell search and neighbor cells that they are located, separated and 512 of base stations into 64 larger groups, and each group each eight distinct base station by assigning a different code groups and belonging to one group are to be separated again due to the specific code, the mobile station may determine the base station to which they belong.

초기 셀 탐색 동안, 이동국은 최저 경로 손실을 갖는 기지국을 탐색하게 된다. During the initial cell search, the mobile station is to search for the base station with the lowest pathloss. 이후 기직구의 시간 슬롯 및 프레임 동기화 및 기지국과 관계되는 다운링크 스크램블링 코드를 결정하게 된다. Since the downlink scrambling code is determined according to the time slot and frame synchronization and the BS group fastball. 초기 셀 탐색 동안은 1. 슬롯 동기화, 2. 프레임 동기화 및 코드 그룹 식별, 3. 스크램블링 코드 식별로 실행된다. 1. During the initial cell search is performed to slot synchronization, frame synchronization and code-group identification 2., 3. identify the scrambling code.

이와 같이 이동국의 초기 동기와 기지국 검색 절차는 3단계로 이루어진다. Thus, the initial synchronization with the base station search procedure of the mobile station is performed in three steps. 도 1은 동기 채널 구조로서, 도 1을 참조하여 초기 동기와 기지국 탐색 절차에 대해 설명하면 다음과 같다. 1 is a synchronization channel structure, Referring to Figure 1 to describe the initial synchronization with the base station search process as follows.

1. 슬롯 동기 획득 1. Acquisition slot

1차 동기 채널(P-SCH : Primary Synchronization Channel)은 아무런 동기 정보를 가지고 있지 않은 이동국을 위하여 슬롯 시작점을 알려주는 역할을 한다. The primary synchronization channel (P-SCH: Primary Synchronization Channel) serves to inform a slot start point for a mobile station that does not have any synchronization information. 1차 동기 채널은 10msec의 프레임과 한 프레임은 15개의 슬롯(Slot #0 ~ #14)으로 구성되며, 각 타임 슬롯마다 길이가 256 바이트인 GHG(Generalized Hierarchical Golay) 코드가 반복되어 송신된다. The primary synchronization channel includes a frame and a frame of 10msec is composed of 15 slots (Slot # 0 ~ # 14) and, the respective lengths are 256 bytes of GHG (Generalized Hierarchical Golay) code repeated every transmission time slot. 모든 기지국은 동일한 코드(PSC: ac p )가 사용되며 매 슬롯마다 첫 번째 심볼구간(256 chip)에만 반복하여 전송된다. All base stations have the same code: Using the (PSC p ac) and is repeatedly transmitted only in the first symbol interval (256 chip) every slot. 가장 신호가 양호한 일차 동기 채널을 검색한 이동국은 슬롯 동기를 이룬 후 2차 동기 채널을 검색하게 된다. A mobile station signal the search for the preferred primary synchronization channel is to search for the secondary synchronization channel after the slot domestics synchronization.

2. 프레임 동기와 코드 그룹 정보 획득 2. Information acquired frame synchronization and code group

2차 동기 채널은 매 슬롯마다 다른 코드(ac s i,0 ~ i,14 )를 사용하게 된다. The secondary synchronization channel is to use a different code (ac s i, 0 ~ i , 14) for each slot. 2차 동기 채널에는 길이 256비트인 64개의 직교코드가 사용될 수 있으며 각 슬롯마다 할당되는 직교 코드의 조합으로서 자신이 속한 기지국의 PN 코드 그룹을 알려주게 된다. A secondary synchronization channel, the length 256 bits of the 64 orthogonal codes may be used and are known to give a PN code of a base station group to which they belong as a combination of orthogonal codes allocated for each slot.

3. PN코드 정보 획득 3. The acquisition PN code information

2차 동기 채널을 통해 자신이 속한 PN 코드 그룹을 획득한 이동국은 그 그룹 내의 8개의 PN 코드에 대해 모두 검색 과정을 거쳐 자신이 속한 기지국의 PN 코드를 파악할 수 있다. The mobile station obtains the PN code group to which it belongs through the secondary synchronization channel may determine the PN code of the base station belongs to its own through the search process, all for eight PN codes in the group. 이와 같은 절차를 통해 512개의 PN 코드에서 단지 8개만 검색하면 자신이 속한 기지국의 PN 코드를 알게 된다. By this search through the same procedure, but only 8-512 PN codes are known a PN code of a base station to which it belongs.

이상과 같은 비동기식 W-CDMA 방식의 이동통신 시스템의 셀 탐색 방법을 이루는 3단계 중에서 가장 중요한 과정은 첫 번째 단계로서, 슬롯 동기를 획득하는 과정이다. The most important process among the above three steps make up the cell search in the asynchronous method in W-CDMA scheme in a mobile communication system, such as is a process for obtaining a first stage, slot synchronization. 그 이유는 첫 번째 단계를 거쳐 얻은 슬롯 동기 결과를 기초로 하여 나머지 단계를 진행하는데 기준이 되는 슬롯 동기가 잘못되면 나머지 단계를 거친다 해도 이동국과 기지국 간에 동기 획득은 거의 불가능하게 된다. The reason is that even when the first on the basis of slot synchronization results obtained through the second step is based on the slot synchronization is to proceed with the remaining steps fault undergoes the remaining steps in obtaining synchronization between the mobile station and the base station is almost impossible.

따라서 슬롯 동기 결과를 얻기 위해서는 1차 동기 채널에 대한 정합 과정을 거쳐야 하는데, 이때 정확한 결과를 얻기 위하여 일정 구간 이상의 반복적인 누산 과정을 수행하게 된다. Therefore, in order to obtain the result of the synchronization slot to go through the registration process for the primary synchronization channel, this time is performed over a predetermined period with repetitive accumulation process in order to obtain accurate results.

셀 탐색 방식으로는 도 2와 같은 계층적 정합 필터(Hierarchical Matched Filter)를 주로 사용하게 된다. Cell search scheme is mainly used for the hierarchical match filter (Hierarchical Matched Filter) as shown in Fig. 2. 계층적 정합 필터 방식은 GHG 코드의 계층적 특성을 고려하여 1차 동기 채널에 대한 입력단의 정합 과정을 수행하도록 하는 것이다. Ever matched filter layer system is to be considering the hierarchical nature of GHG code performs a matching process on the input for the primary synchronization channel.

1차 동기 코드 Y는 아래 식에서 보는 바와 같이, X2를 X1에 의한 계층적으로 정렬시킴으로써 생성되는 시퀀스라는 것을 파악할 수 있다. The primary synchronization code Y may determine that the sequence is generated by, hierarchically arranged according to the X2 to X1, as shown below formula.

Y(i)= X2(i mod 16) * X1(i div 16) for i = 0,1,2,...,255 Y (i) = X2 (i mod 16) * X1 (i div 16) for i = 0,1,2, ..., 255

단, X1 = < 1, 1, 1, -1,-1, 1, -1, -1, 1, 1, 1, -1, 1, -1, 1, 1> However, X1 = <1, 1, 1, -1, -1, 1, -1, -1, 1, 1, 1, -1, 1, -1, 1, 1>

X2 = < 1, 1, 1, 1, 1, 1, -1, -1, 1, -1, 1, -1, 1, -1, -1, 1> X2 = <1, 1, 1, 1, 1, 1, -1, -1, 1, -1, 1, -1, 1, -1, -1, 1>

매 칩마다 입력되는 기지국의 수신 데이터에 대하여 16개의 레지스터(R)를 두고, 16칩 동안 천이시키면서 16칩 구간만큼 전부 저장된 이후의 매 칩마다 16개의 X 1 코드(P-SCH*)를 곱하고 난 후 모두 더한 중간 정합 값을, 다시 레지스터를 통해 매 칩마다 천이시키면서 저장 과정을 거치다가 16칩의 배수구간을 지날 때마다 두 번째 코드를 곱한 16개의 결과 값을 다시 더함으로써 1차 동기 채널에 대한 1개의 정합 결과 값을 얻을 수 있다. For the received data of the base station which is input every chip I multiply the sixteen registers (R) the left, 16, while the transition for the chip 16, chip 16 X 1 code (P-SCH *) for each chip after all stored as section after all, plus an intermediate matching values, again while the transition for each chip through the register save process pass through each time over the drain interval of 16 chips by two again further 16 results multiplied by the first code to the primary synchronization channel to one matching result can be obtained.

기본적인 계층적 정합 필터를 사용할 경우, 입력되는 수신 데이터가 1칩 간격이라고 가정하였을 경우, 1차 동기 채널에 대한 1개의 정합 결과 값을 얻는 데 256번의 덧셈 연산 과정이 두 채널(i_ch, q_ch)에 각각 필요하게 된다. The fundamental when using the hierarchical matched filter, if is assumed that the received data input to the one-chip interval, and one matching result is 256 times addition operations process the two channels to obtain (i_ch, q_ch) for the primary synchronization channel respectively, it is required. 이러한 셀에 관한 아무런 정보도 없는 상태에서 슬롯 동기를 획득하기 위해서는 임의의 시작점에서부터 한 슬롯 구간에 해당되는 2560 칩 구간 동안 연속적으로 동작하여야 하며, 슬롯 동기 획득에 대한 신뢰도를 높이기 위해서는 보다 많은 슬롯 구간에 대한 반복적인 누적(n번)이 요구된다. In order to acquire the slot synchronization in the absence of any information about the state of these cells should be operated continuously for 2560 chip interval corresponding to a slot interval, from any starting point in, a number of slot intervals than to increase the reliability of the slot synchronization acquisition for the iterative accumulation (n times) is required. 따라서 실제 슬롯 동기를 구하기 위해서는 256×2×n 만큼의 상당히 많은 덧셈 연산 과정이 필요하게 된다. Therefore, in order to obtain a physical slot synchronization is 256 × 2 × n considerable addition operation courses as are required.

따라서 연속적인 덧셈 연산과정을 수행하기 위한 많은 양의 하드웨어 자원이 요구되며 이와 비례하여 전력의 소비도 크기 때문에 이동국에서 고려되어야 하는 저 전력 구조 설계 측면에서 만족스럽지 못하게 되는 문제가 있다. Therefore needs a large amount of hardware resources for performing a continuous process and add operations, there is a problem that prevents satisfactory in a low power architecture design aspect that should be considered in a mobile station because the size of the power consumption in proportion to this.

본 발명의 제 1목적은 효율적인 글로이 상관기(EGC)에서 시간 지연에 요구되는 상태별 천이 레지스터 구조를 메모리로 대체하고, 이의 입/출력을 어드레스로 제어할 수 있도록 함에 있다. A first object of the present invention to replace the state-specific shift register structure required for the time delay in the effective article Roy correlator (EGC) in the memory, and to control the entry / exit thereof with the address.

본 발명의 제 2목적은 상태별 메모리에서의 출력하여야 하는 어드레스의 데이터만을 선택하여 동작하고, 그 위치에 다시 이전 상태로부터 들어오는 입력 데이터를 받아들이는 방식의 연산 과정을 수행할 수 있도록 함에 있다. A second object of the present invention to operate by selecting only the address of the data to be output in a state-specific memory, and to perform the operation process of the system to accept the input data coming from the previous state back to that position.

상기한 목적 달성을 위한 본 발명에 따른 비동기식 이동통신 시스템에서의 셀 탐색 장치는, The cell search apparatus in an asynchronous mobile communication system according to the present invention for achieving the above object,

1차 동기 채널에 대한 정합 결과 값을 얻기 위한 셀 탐색 장치에 있어서, In the cell search apparatus for obtaining a registration result to the primary synchronization channel,

수신되는 데이터를 다중화하며 분기시켜 출력하는 선택기와; Multiplexing the received data and to output the branch selector for the;

순차적인 각 어드레스에 의해 데이터를 리드/라이트시키고 서로 다른 시간 지연을 담당하는 다수개의 상태별 메모리와; A sequential plurality of states per memory that is responsible for the read / write and a different time delay of data by the address and;

상기 메모리의 각 출력에 대해 다중화하며 분기시켜 출력하는 다수개의 상태별 선택기와; A plurality of state by a selector for multiplexing, for each output of the memory and to output the branch;

상기 선택기 또는 상태별 선택기의 분기 출력에 대해 상보적인 시퀀스 쌍으로 가감하는 중간 상태 연산부와; And an intermediate state unit for subtraction in a complementary sequence pair for the branch output of the selector or by status selector;

특정 상태별 연산부의 출력에 대응하여 가중치를 보상하기 위한 가중치 인자 연산부와; Weighting factor calculating section for compensating for the weight corresponding to the output of a particular state by the operation unit;

매 클럭마다 수신 데이터에 대해 지정된 메모리의 어드레스에 저장될 수 있도록 어드레스에 대한 리드/라이트를 제어하는 제어부를 포함하는 것을 특징으로 한다. Each clock is characterized in that it comprises a control unit for controlling the read / write to the address to be stored in the address of the memory specified for the received data.

바람직하게, 상기 선택기 및 상태별 선택기는 입력되는 데이터의 클럭보다 높은 배수의 클럭을 사용하여 수신 데이터에 대해 시간적으로 공유하는 것을 특징으로 한다. Preferably, the selector, and each selector state is characterized by using the clock of the higher of the input data clock to multiple time shared for the received data.

바람직하게, 상기 다수개의 메모리는 각 상태별로 시간 지연에 사용되며, 상태별 연산시 필요로 하는 하나의 데이터 값만을 판단하여 지정된 어드레스에 의해 리드/라이트되고, 다른 데이터 값들은 천이되지 않는 것을 특징으로 한다. Preferably, the plurality of memory is characterized in that for each state is used for the time delay, and the read / write by the specified address to determine a single data value required during operation by state, that different data values ​​may be shifted do.

바람직하게, 상기 입력되는 데이터가 1칩 단위보다 n배 만큼 오버 샘플링되어 입력될 경우, 각 상태별 시간 지연 메모리의 어드레스 수가 n배만큼 비례하여 커지는 것을 특징으로 한다. Preferably, when the input of the input data that has been over-sampling by n times the one-chip unit, characterized in that the address number for each condition according to the delay time increases in proportion to memory by n times.

바람직하게, 상기 중간 상태별 연산부는 이전 상태별 메모리에 의해 지연된 값과 상기 메모리를 거치지 않는 값을 가산하여 이후 상태 메모리에 출력하는 다수개의 제 1가산기와, 상기 이전 상태 메모리에 의해 지연된 값과 상보적인 시퀀스 값을 감산하여 출력하는 다수개의 제 1감산기와, 상기 각 감산기의 출력과 각 상태별 선택기의 출력을 가산하여 이후 상태 메모리로 출력하는 제 2가산기를 포함하는 것을 특징으로 한다. Preferably, the intermediate state by calculating section and a plurality of first adder for outputting after a status memory by adding the value that does not go through the delay value and the memory by the previous state by the memory, and the delayed value by the previous state memory complementary and a plurality of first subtractor for subtracting the output value of the sequence, characterized in that it comprises a second adder for output to a later state memory by adding the output and the output of each state by the selector of each of the subtractor.

바람직하게, 상기 다수개의 메모리는 메모리 깊이(어드레스 길이)가 순차적으로 2, 4, 1, 8, 32, 16, 64, 128인 것을 특징으로 한다. Preferably, the plurality of memory may be a memory depth (address length) are sequentially 2, 4, 1, 8, 32, 16, 64, 128.

바람직하게, 상기 메모리 깊이가 64인 메모리의 출력 단에 가중치 인자 연산부가 구비된 것을 특징으로 한다. Preferably, further it characterized in that the memory depth of the weighting factor calculation portion provided in the output stage of the memory 64.

바람직하게, 상기 가중치 인자 연산부의 입력단에는 감산기를 더 구비하여, 이전 상태의 감산 결과를 가충치 인자 연산부에 전달하는 것을 특징으로 한다. Preferably, the further input terminal, the subtractor of the weighting factor calculation unit, characterized in that the subtraction result of the previous state to pass the cavities factor calculating section.

바람직하게, 상기 제어부는 각 상태별로 매 기준 클럭마다 연속적으로 순차 입력되는 데이터를 처리하기 위하여 각 메모리로부터 가장 지연된 데이터를 판단하여 결정하는 것을 특징으로 한다. Preferably, the controller is characterized in that the decision to determine the most delayed data from the memory to process the data sequentially input in a row at every reference clock for each state.

그리고, 본 발명의 다른 실시 예에 따른 비동기식 이동통신 시스템에서의 셀 탐색 방법은, Then, the cell searching method in an asynchronous mobile communication system according to another embodiment of the present invention,

초기에 매 클럭마다 입력되는 수신 데이터를 서로 다른 어드레스 길이를 갖는 다수개의 메모리에 지정된 어드레스로 일정 칩까지 기록하는 단계; The receive data input to the initial every clock by the address specified in a plurality of memory having different address lengths comprising the steps of: writing to a predetermined chip; 이후, 클럭이 발생될 때마다 상기 지정된 어드레스를 메모리에서 리드한 데이터를 다음 상태로 출력하고, 이전 상태의 데이터를 상기 지정된 어드레스에 기록하는 단계를 포함 하여, 마지막 메모리로부터 출력된 1차 동기 채널에 대한 정합 결과 값을 얻는 단계를 포함하는 것을 특징으로 한다. Then, including the steps of: each time the clock generator outputs the specified address and the data read out from the memory to the next state, and writes the data in the previous state to the specified address, the primary sync channel output from the last memory to it characterized in that it comprises a step of obtaining a matching result.

본 발명 실시 예에 따른 비동기식 이동통신 시스템에서의 셀 탐색 장치 및 방법에 대하여 첨부된 도면을 참조하여 설명하면 다음과 같다. Referring to the accompanying drawings, with respect to a cell search apparatus and method in an asynchronous mobile communication system according to the present invention embodiments as follows.

비동기식 이동통신 시스템에서 셀 탐색을 위해 동기를 획득하게 되는데, 특히 1차 동기 채널에 대한 정합 필터 결과를 얻기 위한 것이다. In the asynchronous mobile communication system, there is to acquire synchronization for cell search, and in particular to obtain the matched filter result for the primary synchronization channel.

효율적인 글로이 상관기는 N개의 직렬 연결된 처리 상태를 사용하여 수신된 데이터를 일정 길이의 글로이 상보적니 시퀀스 쌍과 상관시키는 데, 각각의 상태에는 병렬 처리 분기를 갖는다. Efficient post Roy correlator for each state of correlating the received data using the processing status of N series-connected with the article Roy complementary sequence pair of the red mud have a predetermined length, the parallel branches.

먼저, GHG(Generalized Hierarchical Golay) 코드가 가지고 있는 글로이 코드 특성 측면에서의 접근을 통한 구현하기 위해, 다음과 같은 반복적인 관계식에 의해 규정된다. First, in order to implement by the access code in Roy characteristic side posts in the GHG (Generalized Hierarchical Golay) code it has, is defined by the following iterative equations such.

a o (k) = δ(k) a o (k) = δ ( k)

b o (k) = δ(k) b o (k) = δ ( k)

a n (k) = a n-1 (k) + W n b n-1 (kD n ) a n (k) = a n -1 (k) + W n b n-1 (kD n)

b n (k) = a n-1 (k) + W n b n-1 (kD n ) b n (k) = a n -1 (k) + W n b n-1 (kD n)

k= 0, 1, 2, ....,2 N-1 k = 0, 1, 2, ...., 2 N-1

n=1,2,...,N n = 1,2, ..., N

여기서, an(k) 및 bn(k)는 길이 2N의 두 개의 상보적인 시퀀스이며, Here, an (k) and bn (k) is long, and two complementary to the sequence of 2N,

δ(k)는 Kronecker 델타 함수이며, δ (k) is the Kronecker delta function,

k는 시간 크기를 표시하는 정수이며, k is an integer indicating the amount of time,

n는 반복 수이며, And n is the number of iterations,

Dn은 지연이며, Dn is a delay,

Wn은 (+1, -1, +i, 또는 -i)으로 이루어진 신호 시퀀스 가중치이다. Wn is a weighting signal sequence consisting of (+1, -1, + i, or -i).

N=8이며, And N = 8,

Dn는 지연 매트릭스로서 [D 1 ,D 2 ,D 3 ,D 4 ,D 5 ,D 6 ,D 7 ,D 8 ] = [128, 64, 16, 32, 8, 1, 4, 2] Dn is a delay matrix [D 1, D 2, D 3, D 4, D 5, D 6, D 7, D 8] = [128, 64, 16, 32, 8, 1, 4, 2]

가중치 매트릭스[W 1 ,W 2 ,W 3 ,W 4 ,W 5 ,W 6 ,W 7 ,W 8 ] = [1,-1,1,1,1,1,1,1] Weight matrix [W 1, W 2, W 3, W 4, W 5, W 6, W 7, W 8] = [1, -1,1,1,1,1,1,1]

for n=4,6 set b 4 (k) = a 4 (k), b 6 (k) = a 6 (k) 가 된다. for n = is a 4,6 set b 4 (k) = a 4 (k), b 6 (k) = a 6 (k).

이에 도시된 바와 같이, N=8이므로 8개의 상태(state)를 나타내고 있고, 본 발명에 사용된 지연수단인 메모리들의 지연 매트릭스가 각각 결정되며, 가충치 매트릭스가 64(W 2 )에 대응(D 2 : W 2 )하여 결정된다. Thus As shown, since N = 8 shows an eight state (state), and the delay means in the memory of delayed matrix used in the present invention are determined, respectively, corresponding to the cavities matrix 64 (W 2) (D 2: is determined by W 2).

본 발명은 반복적인 관계식에 따라 구성된 효율적인 글로이 상관기를 적용하고, 입력되는 수신 데이터가 1칩 간격이라고 가정하였을 경우, 1차 동기 채널에 대한 1개의 정합 결과 값을 얻는 과정을 설명하면 다음과 같다. The invention if was applied an effective article Roy Any constructed in accordance with an iterative equation, and assuming that the received data input is a one-chip interval, will be described a process of obtaining a single matching results for the primary synchronization channel as follows: .

본 발명에 따른 효율적인 글로이 상관기는 실제 적용을 위하여 도 3과 같이 구성된다. Efficient post Roy matter according to the present invention group is constituted as shown in FIG. 3, for the actual application.

도 3을 참조하면, 각 상태에는 메모리(102,106,109,113,116,120,124) 및 상태별 선택기(101,104,107,110,114,117,121,125,130), 두 상태 사이에서 상보적인 시퀀스에 의해 지연 입력되는 데이터를 가감하기 위한 중간 상태별 연산기(가산기 및 감산기) 및 최종 출력 가산기(131)를 포함하며, 특정 상태에는 가중치 인자 연산부(126)를 포함하고 있다. Referring to Figure 3, each state memory (102106109113116120124), and by status selector (101104107110114117121125130), by the intermediate state calculator for acceleration data is delayed input by the complementary sequence between two states (adder and subtracter) and the final output and an adder 131, a particular state, includes a weighting factor calculating section 126.

여기서, 각 상태별 메모리들은 지연 값에 대응되는 메모리 깊이(MD: Memory Depth)를 각각 갖는다. Here, each state per memory are memory depth corresponding to the delay value has an: (Memory Depth MD), respectively. 즉, 직렬적으로 연결된 각 상태별 메모리(M1~M8)에는 MD:2, MD:1, MD4, MD:8, MD:32, MD:16, MD:64, MD:128에 대응하는 메모리 깊이 또는 어드레스 길이를 갖는다. I.e., serially, each memory (M1 ~ M8) each connected to, the MD: 2, MD: 1, MD4, MD: 8, MD: 32, MD: 16, MD: 64, MD: memory depth corresponding to a 128 or it has the address length.

다시 말하면, 1칩 단위로 설명할 경우 제 1메모리(M1)(102)는 2칩(chip), 제 2메모리(M2)(106)는 4칩, 제 3메모리(M3)(109)는 1칩, 제 4메모리(M4)(113)는 8칩, 제 5메모리(M5)(116)는 32칩, 제 6메모리(M6)(120)는 16칩, 제 7메모리(M7)(124)는 64칩, 제 8메모리(M8)(129)는 128칩으로 이루어진다. In other words, if described in one chip unit first memory (M1) (102) is a second chip (chip), a second memory (M2) (106) is four chips, a third memory (M3) (109) 1 chip, a fourth memory (M4) (113) has 8 chips, and the fifth memory (M5) (116) is 32 chips, a sixth memory (M6) (120) is 16 chips, a seventh memory (M7) (124) is 64 chips, the memory 8 (M8) (129) is composed of 128 chips.

이와 같이, 각 상태에 지연 값에 대응되는 메모리(M1~M8)를 구비함으로써, 클럭이 입력될 때마다 입력 데이터를 쉬프트시키지 않고, 각 메모리(M1~M8)에 저장된 데이터에 해당되는 어드레스만을 이용하여 데이터를 리드/라이트하여 출력할 수 있다. In this way, by having a memory (M1 ~ M8) corresponding to a delay value for each state, but each time a clock is input not shift the input data, using only the address corresponding to the data stored in the memory (M1 ~ M8) and may output to the data read / write.

구체적으로 설명하면, 입력 신호(i,q)는 선택기(MUX)(101)에 입력된다. More specifically, the input signal (i, q) are inputted to the selector (MUX) (101). 상기 선택기(101)는 입력 신호가 입력되는 기준 클럭보다 2배 빠르게 동작하여, 입력 신호에 대해 다중화(multiplexing)하여 분기시켜 출력하게 된다. The selector 101 is outputted to twice the run faster than the reference clock input signal is input, to branch to multiplexing (multiplexing) to the input signal.

상기 다중화된 신호는 제 1상태 블록에 전달되는데, 제 1상태 블록에는 제 1메모리(102), 제 1상태 선택기(103), 제 1가산기(104), 제 1감산기(105)로 구성된다. The multiplexed signal is then transmitted to the first state block, a is 1 state block comprises a first memory 102, a first state selector 103, a first adder 104, a first subtractor 105. 상기 다중화된 분기 신호는 제 1메모리(102) 및 제 1감산기(105)로 각각 전달되며, 제 1메모리(102)는 어드레스 제어 신호(C1)에 의해 T수신 데이터를 기록하게 된다. The multiplexed signal is branched to a first memory 102, and a first and respectively transmitted to the subtractor 105, the first memory unit 102 records the received data T by the address control signal (C1). 제 1메모리(102)에는 초기에 메모리 깊이(2칩) 정도의 데이터가 각 어드레스에 의해 기록되고 모든 기록이 완료되면 가장 이전에 저장된 데이터가 출력된다. The first memory 102 when the data about the initial depth in the memory (chip 2) recorded by each of the address and all the reading is completed, the data stored in the previous outputs. 상기 출력된 데이터는 제 1상태 선택기(103)에 입력되어 다중화된 후 분기되어 제 1가산기(104) 및 제 1감산기(105)로 출력된다. The output data is then branches the multiplexed is input to a first state selector 103 is output to the first adder 104 and a first subtracter 105. The

제 1가산기(104)는 상기 선택기(101) 및 제 1상태 선택기(103)로부터 출력된 신호를 가산하게 되며, 제 1감산기(105)는 상기 선택기(101) 및 제 1상태 선택기(103)로부터 출력된 신호를 감산하게 된다. From the first adder 104 the selector 101 and the first is to sum the signal output from the state selector 103, a first subtracter 105, the selector 101 and the first state selector 103 thereby subtracting the output signal. 여기서, 가산된 신호는 다음 상태의 제 2메모리(106)에 전달되며, 감산된 신호는 다음 상태의 출력 가산기(108)에 입력된다. Here, the added signal is transmitted to the second memory 106 in the next state, the subtracted signal is input to the output adder 108 in the next state.

제 2상태 블록은 제 2 메모리(106), 제 2상태 선택기(107), 가산기(108)를 포함하며, 제 2메모리(106)의 깊이가 4칩(MD: 4)이므로 어드레스 제어신호(C2)에 의해 순차적인 어드레스에 데이터가 채워지면 가장 먼저 저장된 데이터가 그 어드레스에 의해 리드되어 출력되며, 그 출력된 위치에 새로운 데이터가 기록된다. The second state blocks the second memory 106, a second state selector 107, and an adder 108, a second depth of the fourth chip of the memory 106 (MD: 4) Since the address control signal (C2 ) the data when the data is filled is stored first in the sequential address is output by the lead by its address, the new data is written to the output position. 제 2상태 선택기(107)는 제 2메모리(106)로부터 출력된 신호를 다중화시켜 제 2가산기(108)로 출력하며, 제 2가산기(108)는 상기 제 2상태 선택기(103)의 출력과 이전 상태 블록의 제 1감산기(105)의 출력을 가산하여 출력하게 된다. A second state selector 107, and outputs to the second memory, the second adder 108 by multiplexing the output signals from 106, the second adder 108 is output and transfer of the second state selector 103 adding the output of the first subtractor 105, a status block, and outputs.

제 3상태 블록은 제 3메모리(109), 제 3상태 선택기(110), 제 3가산기(111), 제 2감산기(112)로 구성되며, 제 3메모리(109)는 제 2가산기(108)로부터 분기된 신호를 저장하며, 제 3메모리(109)에 기록된 데이터가 메모리 깊이 정도로 채워지면 가장 먼저 저장된 데이터가 해당 어드레스에 의해 리드되어 출력된다. The third state block is the third memory 109, a third state selector 110, a third adder 111, and is constituted from the second subtractor 112, third memory 109, a second adder 108 storing the signal from the branch, and the third data has been filled, the first data stored in the memory so deeply recorded in the memory 109 is read is output by that address. 그 출력된 어드레스에는 이전 상태 블록에서 전달되는 새로운 데이터가 기록된다. That the output address is recorded in the new data transmitted in the previous state block.

제 3상태 선택기(110)는 제 3메모리(109)로부터 출력된 신호를 다중화시켜 제 3가산기(111) 및 제 2감산기(112)로 출력하게 되며, 제 3가산기(111)는 상기 제 2가산기(108)의 출력인 이전 상태 신호와 제 3상태 선택기(110)의 출력을 가산하게 되며, 제 3감산기(112)는 제 3상태 감산기(110)의 신호에서 이전 상태 신호를 감산하게 된다. The third state selector 110 first by multiplexing the signal outputted from the third memory 109 is outputted to the third adder 111 and the second subtractor 112, a third adder 111 and the second adder 108 output signal and the previous state is added to the output of the third state selector 110 of the third subtractor 112 is to subtract the previous status signals from the signal of the third state subtractor 110. the

제 4상태 블록은 제 4메모리(113), 제 4상태 선택기(114), 제 4가산기(115)로 구성되며, 제 2상태 블록과 동일하게 동작하며, 단 제 4메모리(113)의 메모리 깊이에 따라 초기에 8칩 정도의 데이터가 기록되며, 그 이후에 매 클럭마다 각 어드레스에 해당되는 데이터가 리드/라이트된다. A fourth state block is the fourth memory 113, the fourth state selector 114, and is composed of the fourth adder 115, a second, and the same operation and the status block, with the proviso that the fourth memory depth of the memory 113 and data about eight chips is written to the beginning, that is after the data write / read corresponding to each address on every clock in accordance with the.

제 5상태 블록은 제 5메모리(116), 제 5상태 선택기(117), 제 5가산기(118), 제 5감산기(119)로 구성되며, 제 3상태 블록과 동일하게 동작하게 되며, 단지 제 5메모리(116)의 메모리 깊이에 따라 초기에 32칩 정도의 데이터가 기록되며, 그 이후에 매 클럭마다 해당 어드레스에 의해 데이터가 리드/라이트된다. Fifth state block of claim 5 and a memory 116, a fifth state selector 117, a fifth adder 118, a fifth subtractor (119), first and the behavior is the same as that of the three-state block, but the depending on the depth of the memory 5, the memory 116 is data of about 32 chips is written to the beginning, that is after the data write / read by the corresponding address in each clock.

제 6상태 블록은 제 6메모리(120), 제 6상태 선택기(121), 제 6가산기(122), 제 6감산기(123)로 구성되며, 제 5상태 블록과 동일하게 동작하며, 단 상기 제 6메 모리(120)의 메모리 깊이가 16칩이므로 초기에 데이터 기록되며, 그 이후에 매 클럭마다 해당 어드레스에 의해 데이터가 리드/라이트된다. The sixth state block is the same as the operation in the sixth memory 120, the sixth state selector 121, and the sixth adder 122, and the sixth is composed of a subtractor 123, a fifth state block, provided that the first 6 memory and data written to the memory, so the depth of the initial 16-chip 120, that is after the data write / read by the corresponding address in each clock.

제 7 상태 블록은 제 7메모리(124), 제 7상태 선택기(125), 제 7가산기(127), 제 7감산기(128), 그리고 가중치 인자 연산부(126)를 포함하게 된다. A seventh state block is to include a seventh memory 124, a seventh state selector 125, and the seventh adder 127, a seventh subtractor 128, and the weighting factor calculation unit (126). 상기 제 7메모리(124)는 메모리 깊이가 64칩이므로 초기에 64칩 동안 기록을 수행하고 그 이후에 매 클럭마다 해당 어드레스에 의해 데이터를 리드/라이트하게 된다. The seventh memory 124 is the memory depth, so a 64 chip performs recording while chip 64 initially, and the read / write of data by the address on every clock thereafter.

여기서, 상기 가중치 인자 연산부(126)는 제 6감산기(123)의 출력과 가중치(Wn: -1) 값을 승산하여 제 7가산기(127) 및 제 7감산기(128)로 각각 출력하게 되므로, 제 7 가산기(127)는 제 7상태 선택기(125)로부터 분기된 출력과 가중치 인자 연산부(126)의 출력을 가산하여 출력하게 되며, 제 7감산기(128)는 제 7상태 선택기(127)의 분기 출력에서 상기 가중치 인자 연산부(126)의 출력을 감산하여 최종 출력 가산기(131)로 출력하게 된다. Here, the weighting factor calculation unit 126 may output a sixth and a weight of the subtracter (123), so by multiplying the (Wn -1) values ​​are each outputted to the seventh adder 127 and a seventh subtracter 128, the 7, the adder 127 is the seventh is the output by adding the output of the output and the weighting factor calculation unit 126, a branch from the state selector 125, and a seventh subtracter 128 branches the output of the seventh state selector 127 by subtracting the output of said weighting factor calculating section 126, and outputs a final output adder 131 in.

제 8상태 블록은 제 8메모리(129), 제 8상태 선택기(130), 최종 출력 가산기인 제 8가산기(131)로 구성된다. An eighth state block is composed of an eighth memory 129, the eighth state selector 130, an eighth adder 131. The final output adder. 상기 제 8메모리(129)는 128칩이므로, 초기에 128칩 동안 기록을 수행한 후, 매 클럭 마다 데이터를 리드 및 라이트하여 출력하게 되며, 최종 출력 가산기(131)를 통해 맨 마지막 상태를 빠져 나온 결과 값이 1차 동기 채널에 대한 1개의 정합 결과 값이 된다. Since the eighth memory 129 is 128 chips, and then perform the recording for 128 chips in the early, and to every clock each lead and the write to the output data, through a final output adder 131, exiting the last state the result is a one matching the result of the primary synchronization channel.

한편, 제어부(150)는 매 클럭마다 각 상태별 연산 과정에 따른 어드레스를 제어(C1~C8)하여 메모리(102,106,109,113,116,120,124,129)의 데이터 리드/라이트를 제어하는 한편, 입력 채널별로 지정된 각 상태별 메모리 (102,106,109,113,116,120,124,129)에 각각 저장된다. On the other hand, the controller 150 the address control in accordance with each state by computing process every clock (C1 ~ C8) and each for controlling the data read / write memory (102106109113116120124129), while each condition specified by each input channel memory (102106109113116120124129 ) are respectively stored in the.

각 상태별로 매 기준 클럭마다 연속적으로 순차 입력되는 데이터를 처리하기 위하여 메모리로부터 가장 지연된 데이터(가장 먼저 저장된 데이터)를 판단하여 결정된 후 상태별 선택기(103,110,114,117,121,125,130)를 통하여 다음 상태로 전달된다. For each state through the by then determined by determining a sheet based on the delay data (the first data is stored) from memory for each clock to process data that is continuously input sequentially state selector (103110114117121125130) is transmitted to the next state. 마지막 상태로 전달된 후 마지막 메모리(129)에서 출력되는 데이터가 가산기(131)를 통해 1차 동기 채널에 대한 1개의 정합 결과가 된다. After the transfer to the last state data output from the last memory 129 is a one matching results for the primary synchronization channel by an adder 131. The

이러한 각각의 상태별 메모리(102,106,109,113,116,120,124,129)는 독립적으로 운영되며, 1차 동기 코드에 대한 정합 결과는 수신 데이터의 입력 클럭을 기준으로 256번째의 클럭부터 올바른 값이 출력된다. Each memory state by this (102106109113116120124129) is independently operated, the matching results for the primary synchronization code is a valid value from the 256th clock based on the input clock of the received data is output. 즉, 상태별 메모리(102,106,109,113,116,120,124,129)에는 255 클럭(0-255) 동안 데이터를 채우게 되며, 그 이후의 입력되는 데이터부터 순차적으로 지정된 어드레스에 의해 리드/라이트된다. That is, state-specific memory (102106109113116120124129) there is filled the data for 255 clocks (0 to 255), the read / write by the address specified by one from data inputted later.

또한 상태별 선택기(103,110,114,117,121,125,130)는 입력 신호가 입력되는 기준 클럭보다 최소 2배 빠르게 동작하여, 이전 상태 신호에 대해 다중화(multiplexing)하여 출력하게 된다. In addition, state-specific selector (103110114117121125130) by at least two times faster than the reference clock operation that the input signal is input, and outputs to multiplexing (multiplexing) for the previous status signals.

도 4를 참조하면, 초기에는 수신 데이터가 메모리에 어드레스(0,1,...,n+1,n)에 의해 기록(a~h)될 때 n 클럭이 소요되며, 이후에는 매 클럭마다(n+1,n+2,n+3,..) 새로운 데이터가 발생되며 메모리의 지정된 어드레스 즉, 가장 이전에 저장된 데이터의 어드레스부터 데이터가 리드되어 다음 상태로 출력되고 상기 어드레스에 의해 이전 상태의 데이터가 해당 위치에 라이트된다. 4, initially takes the n clock when received data is written (a ~ h) by an address (0,1, ..., n + 1, n) in the memory, the subsequent on every clock (n + 1, n + 2, n + 3, ..), and generating a new designated address that is data, from the address of data stored in the historical data in the memory is read and output to the next state before the state by the address the data is written into the corresponding location.

다시 말하면, 각 상태별 메모리의 어드레스가 n인 메모리에는 초기 수신 데이터가 n 클럭 동안 기록되며, 이후 n+1 클럭에 어드레스 0인 데이터(a)가 리드되고, 그 어드레스 0에 이전 상태 또는 새로운 상태의 데이터(i)가 기록된다. In other words, are recorded for each stateful address n of the memory is initially received data in the memory is n clock, and after the data n + address 0 to the first clock (a) a read, the previous state or a new state to the address 0 the data (i) is recorded.

마찬가지로, n+2 클럭에는 어드레스 1에 대응하여 데이터(b)가 리드되어 출력되고, 그 어드레스 1로 데이터 j가 기록된다. Similarly, n + 2, the clock data corresponding to the address 1 (b) is read and the output is recorded as the address data j 1. n+3 클럭에는 어드레스 2에 대응하여 데이터(c)가 리드되어 출력되고, 그 어드레스 2에 이전 상태 또는 새로운 데이터(k)가 기록된다. n + 3, the clock in response to the second address data (c) is read and output, the previous state, or new data (k) to the address 2 is written.

각각의 상태별 구동은 도 5와 같다. Each specific driving state is shown in Fig.

실제 EGC를 구성하는 각 메모리의 상태별 어드레스는 상이하며, 상이한 어드레스 길이가 각각 n인 메모리(n: 2,4,1,8,32,16,64,128)를 기준으로 살펴보면 전체 어드레스에 수신 데이터가 순차적으로 저장되는 첫 번째 n 클럭 구간(0~255) 이후에는 매 클럭마다 어드레스 0 ~ n 까지 차례대로 리드한 후 상태 사이의 연산 과정을 거친 후, 다음 상태에 저장된다. And state-specific address of the memory that make up the actual EGC is different, a different address length n of the memory, respectively: Referring based on the (n 2,4,1,8,32,16,64,128) the received data to the entire address since the first n clock intervals (0 to 255) are stored sequentially after, the operation process between the leads and then in turn, each clock to the address 0 ~ n states is stored in the next state.

제 1메모리(M1) 상태에 대해 설명하면 다음과 같다. The will now be described for the first memory (M1) the status as follows.

제 1메모리(M1)는 어드레스 길이가 n=2(0,1)이므로 입력되는 데이터가 순차적으로 어드레스가 증가(n=n+1)되면서 각각 지정된 어드레스(write addr)에 의해 저장된다(S111,S112). The stored by the first memory (M1) is an address length of n = 2 (0,1), so the address is increased by the input data is sequentially (n = n + 1) while each of the designated address (write addr) (S111, S112).

이때, 전체 어드레스에 데이터가 저장되면(S112) 즉, 첫 번째 n(n=2) 클럭 이후에는 매 클럭마다 저장된 역순으로 어드레스를 차례대로 리드(read addr)한 후, 상태 사이의 연산 과정을 거치고, 다음 상태의 메모리에 기록된다. At this time, when the data has been stored in the full address (S112) That is, after the first n (n = 2) after the clock is read (read addr) in turn, the address to the stored reverse every clock, go through the operation process between the state , it is recorded in the next-state memory. 이때, 상기 리드한 어드레스에는 연속적으로 입력되는 수신 데이터가 새로 기록(write addr)된다(S113). At this time, the read address by the newly received data is continuously input is written (write addr) is (S113). 이러한 동작을 어드레스 0~n까지 어드레스를 증가시키면서 계속 반복하게 된다(S114). While this operation increases the addresses 0 ~ n to address is repeated (S114).

제 2메모리(M2)의 상태는 제 2메모리(M2)에 이전 상태의 데이터가 할당된 전체 어드레스 n=4(0,1,2,3)에 의해 차례대로 기록된다(n=4)(S115). The status of the second memory (M2) is recorded in turn by the second memory (M2) the entire address n = 4 (0,1,2,3) of the data in the previous state is assigned to (n = 4) (S115 ). 이후 매 클럭마다 제 2메모리(M2)에 가장 먼저 저장된 어드레스의 데이터부터 차례대로 리드(read addr)하여 출력되고, 상기 리드한 어드레스에 이전 상태의 데이터를 기록(write addr)한 후 상기의 어드레스를 증가(0~n)하면서 계속 반복 동작하게 된다(S116,S117,S118). Every after each clock the second is outputted to the memory read (read addr) in order from the data of the first stored address turn on (M2), the recording data from the old state to a said read address (write addr) after the address increase (0 ~ n) and will continue to repeat the operation (S116, S117, S118).

초기에 제 3메모리(M3)는 어드레스 n=1(0), 제 4메모리는 어드레스 n=8(0~7), 제 5메모리는 어드레스 n=32(0~31), 제 6메모리(M6)는 어드레스 n=16(0~15), 제 7메모리(M7)는 어드레스는 n=64((0~63), 제 8메모리(M8)는 어드레스 n=128(0~127)이 될 때까지 어드레스가 증가(n=n+1)되면서 수신 데이터가 각각 저장된다(S131,S135,S141,S145). 즉, 전체적으로 보면 어드레스 256에 해당되는 256 클럭 동안 데이터가 저장된다. 그리고, 각 메모리는 초기에 어드레스에 데이터가 모두 저장되면(S131,S136,S141,S146), 매 클럭이 발생될 때마다 각 메모리의 어드레스 0~n까지 차례대로 리드한 후 각 어드레스에 해당되는 데이터를 출력하며, 이전 상태의 데이터에 대해 상기 리드된 어드레스에 기록하게 된다(S133,S137,S133,S47). 이러한 동작을 어드레스 0~n 순서로 반복하게 된다(S134,S138,S144,S148). A third memory (M3) to the address n = 1 (0), the fourth memory address n = 8 (0 ~ 7), the fifth memory address n = 32 (0 ~ 31), a sixth memory (M6 initially ) is when the address n = 16 (0 ~ 15), a seventh memory (M7) to the address is n = 64 ((0 ~ 63), an eighth memory (M8) is an address n = 128 (0 ~ 127) up to the address is increased (n = n + 1) while the received data are stored, respectively (S131, S135, S141, S145). that is, as a whole look for 256 clock corresponding to the address 256 data are stored, and each memory is Once the data is stored both in the initial address (S131, S136, S141, S146), and then lead in turn each time the sheets of the clock generator to the address 0 ~ n of the memory, and outputting data corresponding to the address, previously is recorded on said read address to the data on the state (S133, S137, S133, S47). this operation is repeated by the address 0 ~ n order (S134, S138, S144, S148).

이와 같이, 256개의 순차적인 메모리 어드레스를 이용하여 메모리에 저장된 데이터를 매 클럭마다 쉬프트시키지 않아도 되며, 각 메모리에 가장 먼저 저장된 데이터부터 차례대로 출력하는 한편, 상기 데이터가 빠져나간 어드레스에 이전 상태의 데이터를 기록하게 됨으로써, 중간 상태별 연산기의 숫자를 줄일 수 있다. In this way, the previous state in which the output from front by using a 256 sequential memory address, and does not need to shift the data stored in the memory every clock, the first data stored in the memory in turn the other hand, the address out the data out of the data whereby the record, it is possible to reduce the number of specific intermediate state operator.

즉, 순차적인 메모리 어드레스의 운용만으로도 기존 상태 버퍼로 사용되는 레지스터의 클럭별 쉬프트를 배제할 수 있기 때문에 불필요한 전력 소비를 줄일 수 있다. That is, it is possible to reduce unnecessary power consumption because it can be ruled out by the clock shift of the register used as the current status of the buffer alone operation of the sequential memory address.

또한, 입력되는 수신 데이터의 클럭을 칩 클럭으로 가정하여 설명하였지만, 입력되는 수신 데이터가 칩 클럭의 2배 또는 4배 빠른 클럭일 경우 각각의 메모리 깊이(어드레스 길이)는 비례하여 2배, 4배만큼 증가하게 되는데, 메모리 깊이가 증가할수록 버퍼로 사용되는 레지스터 대비 메모리의 하드웨어 영역 사이즈도 적게 요구된다. In addition, although the description has been made by assuming the clock of the received data input to the chip clock, if the received data input is in the twice or four times as fast as the clock of the chip clock is doubled in proportion to the respective memory depth (address length), four times there is an increase by, as the depth increases, a memory is required even less hardware than the area size of the register memory that is used as a buffer.

이제까지 본 발명에 대하여 그 바람직한 실시 예를 중심으로 살펴보았으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 본질적 기술 범위 내에서 상기 본 발명의 상세한 설명과 다른 형태의 실시 예들을 구현할 수 있을 것이다. Ever had with respect to the present invention we have seen around the preferred embodiments thereof, those of ordinary skill in the art to the embodiments of the description and other aspects of the present invention wherein in the essentially technical scope of the present invention It will be implemented. 여기서 본 발명의 본질적 기술범위는 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다. The essential technical scope of the present invention are shown in the claims, and all differences within the equivalent scope will be construed as being included in the present invention.

상술한 바와 같이 본 발명에 따른 비동기식 이동통신 시스템에서의 셀 탐색 장치 및 방법의 효과는 다음과 같다. Effect of the cell search apparatus and method in an asynchronous mobile communication system according to the present invention as described above is as follows.

첫 번째, 효율적인 글로이 상관기(EGC)에서 버퍼를 사용하는 레지스터 대신 메모리를 적용하여 하드웨어 영역 사이즈를 줄일 수 있는 효과가 있다. By applying a memory instead of registers to use a buffer in the first, efficient article Roy correlator (EGC) it is effective to reduce the hardware size of area.

두 번째, 기존의 계층적 정합 필터 방식의 단점에서 많은 연산량이 요구됨으로써 연산을 위한 하드웨어 자원 증가와 전력의 소모가 큰 단점을 보완하여 1개의 정합 결과를 얻는데, 단 13개의 연산기 즉, 가/감산기만이 필요하기 때문에 연산량 감소를 통한 하드웨어 자원 절감과 소비 전력을 크게 줄 일 수 있는 효과가 있다. Second, a lot of amount of computation required by the disadvantage of the conventional hierarchical match filter scheme being complementary to the major disadvantage of hardware resources and increased power consumption for operation by obtaining one matching result, only 13 of computing that is, the / subtracter only there is an effect that can reduce significant hardware resources and reducing power consumption through a reduced computational complexity due to the need.

세 번째, 효율적인 글로이 상관기 구조를 적용하는데 있어서, 시간 지연을 위하여 요구되는 상태별 모든 레지스터들이 한 번씩 동작되어야 하는 비효율적인 전력 소비 구조를 바꾸어, 각 상태별 메모리에서 출력하여야 하는 번지의 데이터만을 선택하여 동작하고, 그 위치에 다시 이전 상태에서 들어오는 입력 데이터를 받아들이는 방식을 통해 저 전력으로도 동일한 연산 과정을 수행할 수 있다. Third, according to apply an efficient article Roy correlator structure, specific conditions required for the time delay changing the ineffective power consumption structure to be all registers are operating once, only the selection data of the address to be output in each state per memory low-power through the system is operating, and accepts the input data coming from a previous state again at that location may also perform the same operation process.

Claims (10)

  1. 1차 동기 채널에 대한 정합 결과 값을 얻기 위한 셀 탐색 장치에 있어서, In the cell search apparatus for obtaining a registration result to the primary synchronization channel,
    수신되는 데이터를 다중화하며 분기시켜 출력하는 선택기와; Multiplexing the received data and to output the branch selector for the;
    순차적인 각 어드레스에 의해 데이터를 리드/라이트시키고 서로 다른 시간 지연을 담당하는 다수개의 상태별 메모리와; A sequential plurality of states per memory that is responsible for the read / write and a different time delay of data by the address and;
    상기 메모리의 각 출력에 대해 다중화하며 분기시켜 출력하는 다수개의 상태별 선택기와; A plurality of state by a selector for multiplexing, for each output of the memory and to output the branch;
    상기 선택기 또는 상태별 선택기의 분기 출력에 대해 상보적인 시퀀스 쌍으로 가감하는 중간 상태 연산부와; And an intermediate state unit for subtraction in a complementary sequence pair for the branch output of the selector or by status selector;
    특정 상태별 연산부의 출력에 대응하여 가중치를 보상하기 위한 가중치 인자 연산부와; Weighting factor calculating section for compensating for the weight corresponding to the output of a particular state by the operation unit;
    매 클럭마다 수신 데이터에 대해 지정된 메모리의 어드레스에 저장될 수 있도록 어드레스에 대한 리드/라이트를 제어하는 제어부를 포함하는 것을 특징으로 하는 비동기식 이동통신 시스템에서의 셀 탐색 장치. Asynchronous mobile cell search apparatus in a communication system comprising a control unit for controlling the read / write to the address to be stored in the address of the memory specified for the received data on every clock.
  2. 제 1항에 있어서, According to claim 1,
    상기 선택기 및 상태별 선택기는 입력되는 데이터의 클럭보다 높은 배수의 클럭을 사용하여 수신 데이터에 대해 시간적으로 공유하는 것을 특징으로 하는 비동기식 이동통신 시스템에서의 셀 탐색 장치. Asynchronous mobile communication system, a cell search apparatus in the selector, and each selector state using a clock of the high drain than that of the input data clock, characterized in that the time-shared for the received data.
  3. 제 1항에 있어서, According to claim 1,
    상기 다수개의 메모리는 각 상태별로 시간 지연에 사용되며, 상태별 연산시 필요로 하는 하나의 데이터 값만을 판단하여 지정된 어드레스에 의해 리드/라이트되고, 다른 데이터 값들은 천이되지 않는 것을 특징으로 하는 비동기식 이동통신 시스템에서의 셀 탐색 장치. The plurality of memory are asynchronous mobile, characterized in that for each state is used for the time delay, and the read / write by the specified address to determine a single data value required during operation by state, that different data values ​​may be shifted a cell search unit in a communication system.
  4. 제 1항에 있어서, According to claim 1,
    입력되는 데이터가 1칩 단위보다 n배 만큼 오버 샘플링되어 입력될 경우, 각 상태별 시간 지연 메모리의 어드레스 수가 n배만큼 비례하여 커지는 것을 특징으로 하는 비동기식 이동통신 시스템에서의 셀 탐색 장치. If the input data is input it is over-sampling by n times the one-chip unit, the asynchronous mobile cell search apparatus in a communication system, characterized in that the address number for each condition according to the delay time increases in proportion to memory by n times.
  5. 제 1항에 있어서, According to claim 1,
    상기 중간 상태별 연산부는 이전 상태별 메모리에 의해 지연된 값과 상기 메모리를 거치지 않는 값을 가산하여 이후 상태 메모리에 출력하는 다수개의 제 1가산기와, 상기 이전 상태 메모리에 의해 지연된 값과 상보적인 시퀀스 값을 감산하여 출력하는 다수개의 제 1감산기와, 상기 각 감산기의 출력과 각 상태별 선택기의 출력을 가산하여 이후 상태 메모리로 출력하는 제 2가산기를 포함하는 것을 특징으로 하는 비동기식 이동통신 시스템에서의 셀 탐색 장치. The intermediate states by operation section is an earlier state-specific memory, the delayed value with the plurality of first adders and outputting after the status memory by adding the value that does not go through the memory, the previous state, the delayed value by the memory and the complementary sequence of values ​​by subtracting the cell at a plurality of first subtractor and the asynchronous mobile communication system characterized in that it comprises a second adder for output to a later state memory by adding the output and the output of each state by the selector of each of the subtractor and outputting a navigation device.
  6. 제 1항에 있어서, According to claim 1,
    상기 다수개의 메모리는 메모리 깊이(어드레스 길이)가 순차적으로 2, 4, 1, 8, 32, 16, 64, 128인 것을 특징으로 하는 비동기식 이동통신 시스템에서의 셀 탐색 장치. Asynchronous mobile cell search apparatus in a communication system, the plurality of memory is characterized in that the depth of the memory (address length) are sequentially 2, 4, 1, 8, 32, 16, 64, 128.
  7. 제 6항에 있어서, 7. The method of claim 6,
    상기 메모리 깊이가 64인 메모리의 출력 단에 가중치 인자 연산부가 구비된 것을 특징으로 하는 비동기식 이동통신 시스템에서의 셀 탐색 장치. Asynchronous mobile cell search apparatus in a communication system, characterized in that the depth of the memory is the weighting factor calculation portion provided in the output stage of the memory 64.
  8. 제 6항에 있어서, 7. The method of claim 6,
    상기 가중치 인자 연산부의 입력단에는 감산기를 더 구비하여, 이전 상태의 감산 결과를 가충치 인자 연산부에 전달하는 것을 특징으로 하는 비동기식 이동통신 시스템에서의 셀 탐색 장치. The weighting factor input terminal of the computing unit is further provided with a subtractor, the cell search apparatus in an asynchronous mobile communication system is the subtraction result of the previous state, it characterized in that the transfer cavities factor calculating section.
  9. 제 1항에 있어서, According to claim 1,
    상기 제어부는 각 상태별로 매 기준 클럭마다 연속적으로 순차 입력되는 데이터를 처리하기 위하여 각 메모리로부터 가장 지연된 데이터를 판단하여 결정하는 것을 특징으로 하는 비동기식 이동통신 시스템에서의 셀 탐색 장치. Wherein the controller cell search apparatus in an asynchronous mobile communication system, characterized in that the decision to determine the most delayed data from the memory to process the data sequentially input in a row at every reference clock for each state.
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