KR100829869B1 - 송신기 신호를 식별하기 위한 저간섭 확산 코드용 부분상관정합필터 및 필터링 방법 - Google Patents

Abstract

본 발명은 자기 상관 사이드러브가 완벽하게 영(0)이 되거나, 코드간의 상호상관 특성이 모든 시간 구간에서 완벽하게 영(0)이 되는 저간섭 확산코드인 부분 블록형 ZCD(Zero Correlation Duration) 코드를 이용함으로써, 수신단에서 워터마킹에 사용되는 긴 주기를 갖는 ZCD 코드의 상관 계산 부분의 칩 상관 동작을 최소화하고 하드웨어 부피 및 전력 소비를 감소시킬 수 있는 부분상관 정합 필터 및 그 방법에 관한 것으로, 송신기 신호를 식별하기 위한 ZCD 확산 코드에 대한 정합 필터에 있어서, 송신된 확산 코드를 시프트시키는 제1 시프트 레지스터; 스위치 신호를 출력하는 ZCD 코드 제어수단; 상기 스위치 신호에 의해 상기 제1 시프트 레지스터의 출력에서 제로 성분을 제거하는 제로 성분 제거수단; 및 상기 제로 성분 제거수단에 의해 제로 성분이 제거된 확산 코드를 입력받아 참조 코드와의 상관값을 계산하는 부분 상관수단을 포함한다.

TxID, 송신기, 식별, ZCD, 코드, 상관, 필터, 정합, 방송

Description

송신기 신호를 식별하기 위한 저간섭 확산 코드용 부분상관 정합필터 및 필터링 방법{Partial Matched Filtering for TxID using Interference Cancelled Spreading Code}

도 1은 일반적인 카사미 코드(Kasami code)를 이용한 워터 마킹을 나타낸 도면,

도 2 는 본 발명에 따른 부분상관 정합 필터의 블록 구성도,

도 3 은 본 발명에 따른 부분 상관부의 상세 구성도,

도 4 는 및 도 5는 시뮬레이션을 통해 ZCD 확산코드의 자기 상관 특성을 나타낸 도면이다.

*도면의 주요 부분에 대한 부호의 설명

21: 제로상관구간(ZCD) 코드 제어기

22: 시프트 레지스터

23: 부분 상관부

본 발명은 송신기 신호를 식별하기 위한 저간섭 확산 코드용 부분상관 정합필터 및 필터링 방법에 관한 것으로, 더욱 자세하게는 자기 상관 사이드러브가 완벽하게 영(0)이 되거나, 코드간의 상호상관 특성이 모든 시간 구간에서 완벽하게 영(0)이 되는 저간섭 확산코드인 부분 블록형 ZCD(Zero Correlation Duration) 코드를 이용함으로써, 수신단에서 워터마킹에 사용되는 긴 주기를 갖는 ZCD 코드의 상관 계산 부분의 칩 상관 동작을 최소화하고 하드웨어 부피 및 전력 소비를 감소시킬 수 있는 부분상관 정합 필터 및 그 방법에 관한 것이다.

최근 대두되고 있는 ATSC 방식의 지상파 디지털 방송 통신의 송신기 식별(TxID: Transmitter Identification) 기술은 단일 네트워크망(Single Frequence Network)내의 각 OCR(On Channel Repeater)들의 송신기를 식별하고 인근 송신기의 간섭 문제를 해결할 수 있다.

하지만 종래의 송신기 식별(TxID) 기술을 위한 워터 마킹용 확산 코드는 시프트 레지스터(Shift Register)를 토대로 발생시킨 M 시퀀스를 이용하여 생성한 카사미 코드(Kasami code)나 골드 코드(Gold code)를 사용한다. 이 두 확산코드는 모두 상호 상관의 특성은 다소 양호하지만, 완벽한 제로 상호 상관 특성(직교특성)을 갖지는 못한다.

또한 이 두 워터 마킹용 확산코드의 형태는 64,896칩의 긴 주기를 가짐으로써, 수신단의 정합 필터가 64,896개의 시프트 레지스터(shift register)로 구성되 어야 한다. 이로 인해 코드 전체 주기에 대한 상관 특성을 도출하는 데 오랜 시간이 소요되며, 송신기 식별(TxID) 기술을 구현하는데 하드웨어의 부피가 커지고 전력 소비가 증가하는 문제점이 있다.

따라서 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 본 발명은 자기 상관 사이드러브가 완벽하게 영(0)이 되거나, 코드간의 상호상관 특성이 모든 시간 구간에서 완벽하게 영(0)이 되는 저간섭 확산코드인 부분 블록형 ZCD(Zero Correlation Duration) 코드를 이용함으로써, 수신단에서 워터마킹에 사용되는 긴 주기를 갖는 ZCD 코드의 상관 계산 부분의 칩 상관 동작을 최소화하고 하드웨어 부피 및 전력 소비를 감소시킬 수 있는 부분상관 정합 필터 및 필터링 방법을 제공하는데 그 목적이 있다.

본 발명의 다른 목적 및 장점들은 하기의 설명에 의해서 이해될 수 있으며, 본 발명의 실시예에 의해 보다 분명하게 알게 될 것이다. 또한, 본 발명의 목적 및 장점들은 특허청구범위에 나타낸 수단 및 그 조합에 의해 실현될 수 있음을 쉽게 알 수 있을 것이다.

상기 목적을 달성하기 위한 본 발명에 따른 정합 필터는, 송신기 신호를 식별하기 위한 ZCD(Zero Correlation Duration) 확산 코드에 대한 정합 필터에 있어서, 송신된 확산 코드를 시프트시키는 제1 시프트 레지스터; 스위치 신호를 출력하는 ZCD 코드 제어수단; 상기 스위치 신호에 의해 상기 제1 시프트 레지스터의 출력에서 제로 성분을 제거하는 제로 성분 제거수단; 및 상기 제로 성분 제거수단에 의해 제로 성분이 제거된 확산 코드를 입력받아 참조 코드와의 상관값을 계산하는 부분 상관수단을 포함한다.

바람직하게는, 상기 ZCD 코드 제어수단은, 터너리 ZCD 확산 코드에서 512 칩의 주기를 갖는 바이너리 ZCD 코드의 구간 및 그의 위상 반전된 바이너리 ZCD 코드의 구간을 카운팅하는 동안 스위치 온 신호를 발생시키고, 제로 신호가 들어오는 1,004 칩 구간 동안에는 스위치 오프 신호를 발생시킨다.

바람직하게는, 상기 제로 성분 제거수단은, 상기 ZCD 코드 제어수단의 스위치 신호에 따라 상기 제1 시프트 레지스터의 출력을 스위칭하여 상기 부분 상관수단으로 제공하는 스위치를 포함한다.

바람직하게는, 상기 부분 상관수단은, 상기 제로 성분 제거수단에 의해 제로 성분이 제거된 상관 코드에 각각에 대한 상관값을 계산하고, 상기 계산된 상관값을 두 개의 부분으로 구분 및 가산하여 제1 가산값과 제2 가산값을 출력하는 제1 부분 상관 블록; 및 상기 제1 가산값의 반전된 값과 상기 제2 가산값을 가산하여 제3 가산값을 출력하고, 상기 제1 가산값을 시프트시킨 값과 상기 제2 가산값을 시프트시킨 값을 가산하여 제4 가산값을 출력하며, 상기 제3 가산값의 반전된 값과 상기 제4 가산값을 가산하여 제5 가산값을 구하고, 상기 제3 가산값을 시프트시킨 값과 상기 제4 가산값을 시프트시킨 값을 가산하여 제6 가산값을 구하는 과정을 반복한 후, 상기 제5 가산값과 상기 제6 가산값을 더해 최종 상관값을 출력하는 제2 부분 상관 블록을 포함한다.

바람직하게는, 상기 제1 부분 상관 블록은, 제로 성분이 제거된 확산 코드를 시프트하기 위한 제2 시프트 레지스터; 상기 제2 시프트 레지스터의 각 지연 소자의 출력과 참조 코드를 곱셈하여 상관 값을 계산하는 복수개의 곱셈기; 짝수 번째 곱셈기의 출력을 반전시키는 복수개의 인버터; 및 상기 계산된 상관 값을 2개의 부분으로 구분하여 가산하는 제1 및 제2 가산기를 포함한다.

바람직하게는 상기 제2 부분 상관 블록은, 적어도 5개의 연산블록과, 최종 연산 블록의 2개의 가산 값을 가산하는 제3 가산기를 포함하되, 상기 각각의 연산 블록은, 전단 연산 블록의 2개의 가산기로부터 각각 출력된 값을 각각 시프트시키는 2개의 제3 시프트 레지스터; 상기 전단 연산 블록의 하나의 가산기로부터 출력된 값을 반전시키는 인버터; 상기 인버터의 출력과 상기 전단 연산 블록의 다른 가산기로부터 출력된 값을 가산하는 제4 가산기; 및 상기 2개의 제3 시프트 레지스터로부터 각각 출력된 값을 가산하는 제5 가산기를 포함한다.

또한, 상기 목적을 달성하기 위한 본 발명에 따른 정합 필터링 방법은, 송신기 신호를 식별하기 위한 ZCD(Zero Correlation Duration) 확산 코드에 대한 정합 필터링 방법에 있어서, 송신된 확산 코드를 시프트시키는 단계; 상기 시프트된 확산 코드 중 제로 성분을 제거하는 제로 성분 제거 단계; 및 상기 제로 성분이 제거된 확산 코드에 대해 참조 코드와의 상관값을 계산하는 부분 상관 단계를 포함한다.

바람직하게는, 상기 제로 성분 제거 단계는, 터너리 ZCD 확산 코드에서 512 칩의 주기를 갖는 바이너리 ZCD 코드의 구간 및 그의 위상 반전된 바이너리 ZCD 코드의 구간을 카운팅하는 동안 스위치 온 신호를 발생시키고, 제로 신호가 들어오는 1,004 칩 구간 동안에는 스위치 오프 신호를 발생시켜, 상기 시프트되는 출력에서 제로 성분을 제거한다.

바람직하게는, 상기 부분 상관 단계는, 상기 제로 성분이 제거된 상관 코드에 각각에 대한 상관값을 계산하는 단계; 상기 계산된 상관값을 두 개의 부분으로 구분 및 가산하여 제1 가산값과 제2 가산값을 출력하는 단계; 상기 제1 가산값의 반전된 값과 상기 제2 가산값을 가산하여 제3 가산값을 출력하고, 상기 제1 가산값을 시프트시킨 값과 상기 제2 가산값을 시프트시킨 값을 가산하여 제4 가산값을 출력하는 단계; 상기 제3 가산값의 반전된 값과 상기 제4 가산값을 가산하여 제5 가산값을 구하고, 상기 제3 가산값을 시프트시킨 값과 상기 제4 가산값을 시프트시킨 값을 가산하여 제6 가산값을 구하는 과정을 반복하는 단계; 및 상기 제5 가산값과 상기 제6 가산값을 더해 최종 상관값을 출력하는 단계를 포함한다.

상술한 목적, 특징 및 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이며, 그에 따라 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다. 또한, 본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에 그 상세한 설명을 생략하기로 한다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일실시예를 상세히 설명하기로 한다.

도 1은 일반적인 ATSC DTV 방송통신 시스템의 워터 마킹을 설명하기 위한 송신신호의 한 프레임을 나타낸 것이다.

도 1에 도시된 바와 같이, 종래의 시스템은 8 VSB(Vestigial Side Band)로 변조된 데이터 필드에, 각각의 OCR(On Channel Repeater)이 갖는 고유의 송신기 식별(TxID)용 확산코드를 하나의 필드에 4주기씩 워터 마킹(Watermarking)시켜서 프레임을 구성 후, 구성된 프레임을 송출한다. 송신기 식별(TxID)용 코드의 1주기는 64,896칩의 굉장히 긴 코드 주기가 할당된다. 한편 DTV 수신기에서는 특정한 송신기 식별(TxID)용 참조 코드(Reference Code)를 사용하여 정합 필터의 상관 출력을 도출하고, 그 결과를 이용하여 해당되는 OCR을 식별하게 된다.

주기

을 가지는 임의의 2개의 확산코드

과

가 존재할 때, 시간 시프트

에 대한 주기 상관 함수(Periodic correlation function)와 비주기 상관함수(Aperiodic correlation function)는 각각 다음의 수학식 1 및 수학식 2와 같이 주어진다.

본 발명에서 제시하는 ZCD 코드는 바이너리 ZCD 시드(seed) 코드에 선택적 제로 패딩(selected zero padding) 기법을 적용함으로써, 디지털 방송 데이터의 한 필드에 절단 에러(Truncated error)없이 워터마킹 가능한 코드 주기를 갖는 터널리 프리퍼드 페어(TPP: Ternary Preferred Pairs)를 생성하도록 한다.

워터마킹용 확산코드에 적합한 터너리 ZCD코드는 주기적인(Periodic) ZCD 혹은 비주기적인(Aperiodic) ZCD 성질을 가지며, ZCD 프리퍼드 페어(Preferred pair)의 경우 제로 성분을 가변하여 생성할 수 있는 장점을 가진다.

수학식3은 워터마킹용 절단된 카사미 코드와 마찬가지로 칩(=0.25 Field Time)을 가지는 터너리 ZCD 코드의 페어(Pair)를 생성하는 예를 나타낸 것이다.

수학식 3에서 A와 B는 1과 -1로 구성된 코드의 길이가 512 칩의 주기를 갖는 바이너리 ZCD 코드로 구성되어 있다. 그리고, -A와 -B는 A와 B에 '-1'이 각각 곱해진[즉, 위상(코드)이 반전된] 것이다. 수학식 3에서 생성되는 터너리 ZCD 코드는 최대 (0.75N+i+1) 칩의 ZCD 구간을 가지며, 이 구간 내에서는 다중경로간섭(MPI: Multi-Path Interference)이나 다중접속간섭(MAI: Multiple Access Interference)이 존재하지 않는다. i는 삽입되어 지는 영(0)의 수를 의미하며, DTV 데이터 필드 길이에 맞는 64,896칩의 터너리 ZCD 확산코드를 생성하기 위하여 각각 1,004개의 영(1,004*32=32,128)이 Z_i부분에 삽입된다.

다음, 본 발명이 적용된 ZCD 코드를 이용한 디지털방송 시스템의 송신기 식별(TxID)에 있어서 확산 코드의 빠른 포착을 위한 핵심적인 부분인 부분상관 정합필터에 대해 도 2 및 도 3을 참조하여 구체적으로 살펴본다.

도 2는 본 발명에 따른 부분상관 정합 필터의 블록 구성도이다.

본 발명에 따른 정합 필터는, 송신된 확산 코드를 시프트하는 시프트 레지스터(22)와, 상기 시프트 레지스터(22)로부터 출력되는 확산 코드 중 제로 성분을 제거하기 위해 스위치 신호를 출력하는 ZCD 코드 제어기(21)와, 상기 ZCD 코드 제어기(21)의 스위치 신호에 의해 상기 시프트 레지스터의 출력에서 제로 성분을 제거하는 제로 성분 제거기와, 상기 제로 성분 제거기에 의해 제로 성분이 제거된 확산 코드를 입력받아 참조 코드와의 상관값을 계산하는 부분 상관부(23)로 구성된다. 여기서, 제로 성분 제거기는 스위치로 구현될 수 있다.

도 2에 도시된 바와 같이, ATSC DTV 방송통신 시스템에 적용된 터너리 ZCD 코드는 32,128칩의 제로가 삽입되는데, 삽입된 제로부분은 상관특성 도출을 위한 연산에 영향을 주지 않으므로, 정합 필터에서 참조 코드를 저장하기 위한 레지스터가 필요 없다. 또한 제로에 대한 연산 과정이 필요없기 때문에 곱셈기 및 가산기 수를 감소시킬 수 있다. 즉, 64,896칩의 터너리 ZCD 확산 코드에서 삽입된 32,128칩의 제로를 제거하더라도, 터너리 ZCD 확산코드는 바이너리 ZCD 확산코드 기반으로 생성되었기 때문에 일정 시간 동안 직교 특성이 유지된다.

이와 같은 특징을 감안하여 본 발명에서 ZCD 코드 제어기(21)는 제로 성분의 연산을 제거해 주기 위해 구비된다. 즉, 시프트 레지스터(22)는 수신된 확산 코드를 시프트한다. ZCD 코드 제어기(21)는 터너리 ZCD 확산 코드에서 512 칩에 해당하는 구간별로 A, -A, B, -B 구간, 즉 512 칩의 주기를 갖는 바이너리 ZCD 코드의 구간[A, B] 및 그의 위상 반전된 바이너리 ZCD 코드의 구간[-A, -B]을 카운팅하는 동안 스위치 On 신호를 발생시키고, 제로 신호가 들어오는 1,004칩 구간[Z_i] 동안에는 스위치 Off 신호를 발생시켜, 시프트 레지스터(22)로부터 출력되는 제로 성분을 연산에서 제거할 수 있도록 한다. 이에 따라 전체적으로 32,128 칩의 Zero 삽입 구간이 제거된다. 이와 같은 ZCD 코드 제어기에 의해 하드웨어 부피 및 전력 소비를 줄일 수 있다.

부분 상관부(23)는 제로 성분이 제거된 확산 코드를 입력받아 참조 코드와의 상관 값을 계산한다. 부분 상관부에 대해서는 도 3을 참조하여 보다 구체적으로 살펴본다.

도 3은 도2의 부분 상관부의 상세 블록 구성도이다.

일반적인 ATSC 방송 통신 시스템에서 송신기 식별(TxID)용 디지털 정합 필터의 상관 특성은 다음 수학식 4와 같이 나타낼 수 있다.

수학식 4에서 R_x는 수신된 다운링크 신호를, coe(i)는 정합 필터의 i번째 참조 코드를 나타내며, 디지털 정합 필터에 의해 계산되어진 시간 t에서의 상관 값 X(t)는 수학식 4와 같다.

하지만, 디지털 정합 필터는 구현이 용이함에도 불구하고, 큰 면적과 점점 더 높아지는 칩 비율에 따른 전력 소비의 증가, 그리고 가산 과정에서의 지연시간 증가에 따른 단점이 있다. 디지털 정합 필터에서 지연 시간과 전력 소비의 증가, 그리고 큰 면적의 주요한 요인은 칩 상관 동작과 가산 동작으로 구성된 상관 계산 동작에 있다.

본 발명은 이를 개선하기 위해 부분 상관 구조를 사용하여, 상관 계산 부분의 칩 상관 동작을 최소화하고, ZCD 확산 코드에 삽입되어 있는 제로 성분을 제거하여 가산기의 크기를 축소할 수 있도록 하였다. 이에 따라 본 발명은 정합 필터의 면적과 전력 소비를 줄일 수 있다.

ATSC 방송 통신 송신기 식별(TxID) 기술에 적용된 터너리 ZCD 코드를 상기 수학식4에 적용하면 다음의 수학식 5 및 수학식 6과 같이 된다.

여기에 상기 기술된 터너리 ZCD 코드의 상관 특성은 상기 수학식5와 수학식 6이 반복되어 연산되는 구조로, 다음의 수학식 7 및 수학식 8과 같이 표현된다. 여기서 n은 주기/(chip*2)을 말하며, c는 칩(chip) 수를 나타낸다.

결국 최종적인 상관 값(C_p)은 다음의 수학식 9와 같이 각각 반복되어 상기 연산된 수학식 7과 수학식 8의 값을 더한 값이 된다.

따라서 상기 수학식을 기반으로 본 발명에 따른 부분 상관부(23)는 도 3과 같이 구성될 수 있다.

도 3에 도시된 부분 상관부는 64,896 칩의 부분 상관부를 나타낸 것으로, 이는 칩 수에 따라 변경될 수 있다. 도 3에서 참조 코드는 제로 성분을 제외한 32,768 칩의 길이를 가진다.

본 발명에 따른 부분 상관부(23)는 제1 부분 상관블록(31)과 제2 부분 상관블록(32)으로 구성된다.

제1 부분 상관블록(31)은 제로 성분이 제거된 확산 코드를 시프트하기 위해 복수개의 지연소자(101)로 구성된 시프트 레지스터와, 상기 각각의 지연 소자(101)의 출력과 참조 코드를 곱셈하여 상관 값을 계산하는 복수개의 곱셈기(102)와, 짝 수번째 곱셈기의 출력을 반전시키는 복수개의 인버터(103)와, 상기 계산된 상관 값을 2개의 부분으로 구분하여 가산하는 제1 및 제2 가산기(104, 105)를 포함한다.

본 발명에서 지연소자(101)는 4칩 지연 소자이고, 상기 시프트 레지스터가 1,024개의 지연소자로 구성되는 경우 인버터(103)는 512개가 구비된다. 물론, 시프트 레지스터의 구성에 따라 상기 인버터의 개수는 달라질 수 있음은 자명하다.

가산기는 수학식 9에서 설명한 바와 같이 A와 B 값을 계산하기 위한 두 블록의 가산기(104, 105)로 구성된다.

제2 부분 상관블록(32)은 2 개의 1,024 시프트 레지스터와 2개의 가산기와 하나의 인버터를 포함하는 5개의 연산블록으로 구성된다. 도 3에서는 3개의 연산블록(106, 107, 108)만이 실제적으로 도시되어 있지만, 2,048 시프트 레지스터와, 8,192 시프트 레지스터가 생략된 것이다.

각각의 연산 블록(106, 107, 108)은 전단 연산 블록의 제1 및 제2 가산기로부터 출력된 값을 각각 m비트 시프트하는 2개의 시프트 레지스터와, 전단의 연산 블록의 제1 가산기로부터 출력된 값을 반전시키는 하나의 인버터와, 상기 인버터의 출력과 전단의 제2 가산기로부터 출력된 값을 가산하는 제3 가산기와, 두 개의 시프트 레지스터의 출력을 가산하는 제4 가산기로 구성된다.

이와 같은 구조를 갖는 부분 상관부(23)에 대해 보다 구체적으로 살펴본다.

제1 연산블록(106)은 제1 부분 상관블록(31)의 제1 가산기(104)로부터 출력된 값을 시프트하는 제1 시프트 레지스터와, 제1 부분 상관블록의 제2 가산기(105)로부터 출력된 값을 시프트하는 제2 시프트 레지스터와, 상기 제1 부분 상관블 록(31)의 제1 가산기(104)로부터 출력된 값을 반전시키는 인버터와, 상기 인버터의 출력과 상기 제1 부분 상관블록(31)의 제2 가산기(104)로부터의 출력을 가산하는 가산기와, 상기 제1 및 제2 시프트 레지스터에 의해 각각 시프트된 값을 가산하는 가산기로 구성된다.

마찬가지로 제2 연산블록은 제1 연산 블록의 각각의 가산기로부터 출력된 값을 각각 시프트하는 2개의 시프트 레지스터와, 제1 연산 블록의 제1 가산기로부터 출력된 값을 반전시키는 하나의 인버터와, 상기 인버터의 출력과 제1 연산 블록의 제2 가산기로부터 출력된 값을 가산하는 제3 가산기와, 두 개의 시프트 레지스터의 출력을 가산하는 제4 가산기로 구성된다.

그리고, 부분 상관부(23)는 제5 연산 블록의 두 가산기로부터 출력된 값을 가산하여 상관값을 출력하는 가산기(109)를 포함한다.

제1 부분 상관블록(31)은 신호 R(t)를 수신받아 1,024개의 시프트 레지스터로 구성된 지연 소자에 저장하고, 각각의 지연 소자에 저장된 코드에 해당하는 참조 코드와 상관(correlation)을 취한다. 이렇게 취한 상관값은 두 개의 가산기(104, 105)에 의해 가산된다. 두 개의 가산기에 의해 연산된 11비트의 값은 제2 부분 상관블럭(32)의 m개의 시프트 레지스터로 구성된 두 개의 지연소자에 각각 저장된다.

각 연산 블록을 통해 반복된 연산 값은 최종적으로 16,384 칩의 지연소자로 구성된 2개의 시프트 레지스터에 각각 저장되고, 제5 연산 블록의 두 가산기에 의해 계산된 값을 가산기(109)를 통해 더하여 상관값이 도출된다.

기존의 ATSC DTV용 디지털 정합 필터와 본 발명에 따른 정합 필터의 가산기, 레지스터 수, 그리고 소비전력을 비교하면 다음 표 1과 같다.

표 1에서 알 수 있는 바와 같이, 본 발명에서 ZCD용 부분상관형 정합필터와 기존의 다양한 디지털 정합필터를 비교하여 본 결과 기존의 FIFO 타입과 부분상관 정합필터 타입, Hybrid 타입의 정합필터보다 전체 스위칭(Switching) FF(Flip-flop)면에서는 각각 65%와 69%, 63%가 감소했으며, 전력소비 면에서는 각각 67%과 71%, 65%가 감소하였다. 즉, 본 발명에 따른 정합 필터는 ZCD 확산코드의 구조가 두 개의 기본 시드(seeds)로 구성되어 있어, 항상 두 개의 상태 값만을 가지고 연산을 하기 때문에 가산기의 수를 줄일 수 있다.

도 4는 컴퓨터 시뮬레이션을 통하여 ATSC DTV 방송통신 시스템의 TxID용 ZCD코드의 자기상관 파형을 도출한 결과이며, 도 5는 본 발명에서 적용한 부분상관형 정합필터를 디지털 하드웨어 장비를 통해 자기상관 과정을 거친 후 DAC를 통해 도출된 출력 파형을 나타낸 것이다.

이상에서 설명한 본 발명은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니다.

상기와 같은 본 발명은, 수신단에서 워터마킹에 사용되는 긴 주기를 갖는 ZCD 코드의 상관 계산 부분의 칩 상관 동작을 최소화하여 짧은 시간 내에 상관특성을 도출할 수 있고, 하드웨어 부피 및 전력 소비를 감소시킬 수 있는 효과가 있다.

Claims (9)

1. 송신기 신호를 식별하기 위한 ZCD(Zero Correlation Duration) 확산 코드에 대한 정합 필터에 있어서,

   송신된 확산 코드를 시프트시키는 제1 시프트 레지스터;

   스위치 신호를 출력하는 ZCD 코드 제어수단;

   상기 스위치 신호에 의해 상기 제1 시프트 레지스터의 출력에서 제로 성분을 제거하는 제로 성분 제거수단; 및

   상기 제로 성분 제거수단에 의해 제로 성분이 제거된 확산 코드를 입력받아 참조 코드와의 상관값을 계산하는 부분 상관수단

   을 포함하는 정합 필터.
2. 제 1 항에 있어서,

   상기 ZCD 코드 제어수단은,

   터너리 ZCD 확산 코드에서 512 칩의 주기를 갖는 바이너리 ZCD 코드의 구간 및 그의 위상 반전된 바이너리 ZCD 코드의 구간을 카운팅하는 동안 스위치 온 신호를 발생시키고, 제로 신호가 들어오는 1,004 칩 구간 동안에는 스위치 오프 신호를 발생시키는 것을 특징으로 하는 정합 필터.
3. 제 1 항에 있어서,

   상기 제로 성분 제거수단은,

   상기 ZCD 코드 제어수단의 스위치 신호에 따라 상기 제1 시프트 레지스터의 출력을 스위칭하여 상기 부분 상관수단으로 제공하는 스위치를 포함하는 것을 특징으로 하는 정합 필터.
4. 제 1 항에 있어서,

   상기 부분 상관수단은,

   상기 제로 성분 제거수단에 의해 제로 성분이 제거된 상관 코드에 각각에 대한 상관값을 계산하고, 상기 계산된 상관값을 두 개의 부분으로 구분 및 가산하여 제1 가산값과 제2 가산값을 출력하는 제1 부분 상관 블록; 및

   상기 제1 가산값의 반전된 값과 상기 제2 가산값을 가산하여 제3 가산값을 출력하고, 상기 제1 가산값을 시프트시킨 값과 상기 제2 가산값을 시프트시킨 값을 가산하여 제4 가산값을 출력하며, 상기 제3 가산값의 반전된 값과 상기 제4 가산값을 가산하여 제5 가산값을 구하고, 상기 제3 가산값을 시프트시킨 값과 상기 제4 가산값을 시프트시킨 값을 가산하여 제6 가산값을 구하는 과정을 반복한 후, 상기 제5 가산값과 상기 제6 가산값을 더해 최종 상관값을 출력하는 제2 부분 상관 블록

   을 포함하는 것을 특징으로 하는 정합 필터.
5. 제 4 항에 있어서,

   상기 제1 부분 상관 블록은,

   제로 성분이 제거된 확산 코드를 시프트시키는 제2 시프트 레지스터;

   상기 제2 시프트 레지스터의 각 지연 소자의 출력과 참조 코드를 곱셈하여 상관 값을 계산하는 복수개의 곱셈기;

   짝수 번째 곱셈기의 출력을 반전시키는 복수개의 인버터; 및

   상기 계산된 상관 값을 2개의 부분으로 구분하여 가산하는 제1 및 제2 가산기

   를 포함하는 정합 필터.
6. 제 4 항에 있어서,

   상기 제2 부분 상관 블록은,

   적어도 5개의 연산블록과, 최종 연산 블록의 2개의 가산 값을 가산하는 제3 가산기를 포함하되,

   상기 각각의 연산 블록은,

   전단 연산 블록의 2개의 가산기로부터 각각 출력된 값을 각각 시프트시키는 2개의 제3 시프트 레지스터;

   상기 전단 연산 블록의 하나의 가산기로부터 출력된 값을 반전시키는 인버터;

   상기 인버터의 출력과 상기 전단 연산 블록의 다른 가산기로부터 출력된 값을 가산하는 제4 가산기; 및

   상기 2개의 제3 시프트 레지스터로부터 각각 출력된 값을 가산하는 제5 가산기

   를 포함하는 정합 필터.
7. 송신기 신호를 식별하기 위한 ZCD(Zero Correlation Duration) 확산 코드에 대한 정합 필터링 방법에 있어서,

   송신된 확산 코드를 시프트시키는 단계;

   상기 시프트된 확산 코드 중 제로 성분을 제거하는 제로 성분 제거 단계; 및

   상기 제로 성분이 제거된 확산 코드에 대해 참조 코드와의 상관값을 계산하는 부분 상관 단계

   를 포함하는 정합 필터링 방법.
8. 제 7 항에 있어서,

   상기 제로 성분 제거 단계는,

   터너리 ZCD 확산 코드에서 512 칩의 주기를 갖는 바이너리 ZCD 코드의 구간 및 그의 위상 반전된 바이너리 ZCD 코드의 구간을 카운팅하는 동안 스위치 온 신호를 발생시키고, 제로 신호가 들어오는 1,004 칩 구간 동안에는 스위치 오프 신호를 발생시켜, 상기 시프트되는 출력에서 제로 성분을 제거하는 것을 특징으로 하는 정합 필터링 방법.
9. 제 8 항에 있어서,

   상기 부분 상관 단계는,

   상기 제로 성분이 제거된 상관 코드에 각각에 대한 상관값을 계산하는 단계;

   상기 계산된 상관값을 두 개의 부분으로 구분 및 가산하여 제1 가산값과 제2 가산값을 출력하는 단계;

   상기 제1 가산값의 반전된 값과 상기 제2 가산값을 가산하여 제3 가산값을 출력하고, 상기 제1 가산값을 시프트시킨 값과 상기 제2 가산값을 시프트시킨 값을 가산하여 제4 가산값을 출력하는 단계;

   상기 제3 가산값의 반전된 값과 상기 제4 가산값을 가산하여 제5 가산값을 구하고, 상기 제3 가산값을 시프트시킨 값과 상기 제4 가산값을 시프트시킨 값을 가산하여 제6 가산값을 구하는 과정을 반복하는 단계; 및

   상기 제5 가산값과 상기 제6 가산값을 더해 최종 상관값을 출력하는 단계

   를 포함하는 정합 필터링 방법.

Images