KR100828295B1

KR100828295B1 - 반도체 소자의 제조 방법

Info

Publication number: KR100828295B1
Application number: KR1020070060291A
Authority: KR
Inventors: 류석정
Original assignee: 주식회사 동부하이텍
Priority date: 2007-06-20
Filing date: 2007-06-20
Publication date: 2008-05-07

Abstract

실시예에 의한 반도체 소자의 제조 방법은, 제1 웨이퍼 상에 반도체소자층, 금속배선층 중 하나 이상의 층을 포함하는 하부층이 형성되고, 상기 하부층 위에 절연층이 형성되는 단계; 상기 절연층의 두께를 조정하기 위한 평탄화가 처리되고, EPD(End Point Detector) 신호를 이용하여 상기 평탄화에 의한 연마 두께가 측정되는 단계; 제2 웨이퍼 상에 반도체소자층, 금속배선층 중 하나 이상의 층을 포함하는 하부층이 형성되는 단계; 및 상기 제1 웨이퍼의 절연층이 형성된 두께로부터 상기 계산된 연마 두께 만큼 낮게, 상기 제2 웨이퍼의 하부층 위에 절연층이 형성되는 단계를 포함한다.

실시예에 의하면, 절연층의 증착 시간과 평탄화 시간을 최소화함으로써 전체 공정 시간을 단축할 수 있고 생산성을 향상시킬 수 있다. 또한, 불필요하게 절연층을 두껍게 형성하고 연마할 필요가 없으므로 재료비가 절감되는 효과가 있다. 또한, 공정을 간소화함에 따라 웨이퍼의 결함 발생률을 감소시킬 수 있고, 반도체 소자의 전기적 특성을 안정적으로 유지시킬 수 있다.

Description

반도체 소자의 제조 방법{Manufacturing method of semiconductor device}

도 1은 실시예에 따른 반도체 소자의 제조 방법에 의하여 제1 웨이퍼의 절연층이 형성된 형태를 도시한 측단면도.

도 2는 실시예에 따른 반도체 소자의 제조 방법에 이용되는 EPD 신호의 측정 그래프.

도 3은 실시예에 따른 반도체 소자의 제조 방법에 의하여 제2 웨이퍼의 절연층이 형성된 형태를 도시한 측단면도.

실시예는 반도체 소자의 제조 방법에 대하여 개시한다.

반도체 소자는 포토 레지스트 공정, 식각 공정, 증착 공정 등 다양한 공정을 통하여 구현된다.

기판에 반도체 소자층, 금속 배선층과 같은 하부층이 형성되고 그 위에 절연층이 형성되는 경우, 하부층 구조의 영향에 의하여 단차가 발생된다.

이렇게 절연층에 단차가 발생되면 포토 레지스트 공정과 같은 후속 공정을 수행하기 어려우므로, CMP(Chemical Mechanical Polishing)와 같은 평탄화 공정을 통하여 절연층 표면을 연마하여야 한다.

평탄화 공정을 진행하는 경우, 절연층 표면의 단차를 제거함과 동시에 후속 공정을 위한 소정 두께의 절연층을 잔존시켜야 하므로, 충분한 여유 두께를 두어 절연층을 형성하여야 한다.

즉, 평탄화 공정을 위하여 절연층이 필요 이상으로 두껍게 형성되고, 따라서 단차를 제거하기 위한 1차 평탄화가 진행되고, 이후 절연층의 두께를 규격에 맞도록 조정하기 위하여 2차 평탄화가 진행된다.

이러한 이유로, 절연층을 두껍게 형성하기 위한 재료와 시간이 많이 소요되고, 평탄화 공정 시간 역시 많이 소요된다.

또한, 연마되는 절연층 부분이 많아지므로 재료가 낭비되고, 공정이 복잡해지고 길어짐에 따라 웨이퍼의 전기적 특성이 열화되는 문제점이 있다.

실시예는 절연층을 최적의 두께로 증착함으로써 평탄화 공정을 효율적으로 진행할 수 있는 반도체 소자의 제조 방법을 제공한다.

실시예에 의한 반도체 소자의 제조 방법은, 제1 웨이퍼 상에 반도체소자층, 금속배선층 중 하나 이상의 층을 포함하는 하부층이 형성되고, 상기 하부층 위에 절연층이 형성되는 단계; 상기 절연층의 두께를 조정하기 위한 평탄화가 처리되고, EPD(End Point Detector) 신호를 이용하여 상기 평탄화에 의한 연마 두께가 측정되는 단계; 제2 웨이퍼 상에 반도체소자층, 금속배선층 중 하나 이상의 층을 포함하 는 하부층이 형성되는 단계; 및 상기 제1 웨이퍼의 절연층이 형성된 두께로부터 상기 계산된 연마 두께 만큼 낮게, 상기 제2 웨이퍼의 하부층 위에 절연층이 형성되는 단계를 포함한다.

이하에서 첨부된 도면을 참조하여 실시예에 따른 반도체 소자의 제조 방법에 대하여 상세히 설명한다.

도 1은 실시예에 따른 반도체 소자의 제조 방법에 의하여 제1 웨이퍼의 절연층이 형성된 형태를 도시한 측단면도이다.

실시예에 따른 반도체 소자의 제조 방법에서는 두 종류의 웨이퍼가 사용되는데, 제1 웨이퍼는 최적의 연마 두께를 측정하기 위한 테스트용 웨이퍼로 사용되고, 제2 웨이퍼는 반도체 소자 제품을 생산하기 위한 웨이퍼로서, 상기 측정된 연마 두께를 적용하여 평탄화 공정이 처리된다.

따라서, 제1 웨이퍼를 통하여 최적의 연마 두께가 측정되면, 이후 제2 웨이퍼, 즉 제품 생산용 웨이퍼에 상기 연마 두께를 적용한 평탄화 공정을 처리하여 반도체 소자를 대량 생산할 수 있다.

도 1을 참조하면, 제1 웨이퍼를 제작하기 위하여, 반도체 기판에 소스/드레인, 게이트 영역, 산화막, 스페이서, 실리사이드층 등으로 구현된 반도체 소자(110) 및 반도체 소자(110) 위로 형성된 제1절연층(120)을 포함한 반도체소자층(100)이 형성된다.

실시예는 절연층의 평탄화 공정과 관련된 기술로서, 상기 반도체 소자(110)의 구성에 대해서는 상세한 설명을 생략한다.

그리고, 상기 반도체소자층(100) 위로 금속배선층(200)이 형성된다.

상기 금속배선층(200)은 상기 반도체 소자층(100)을 상부층과 전기적으로 연결하기 위한 메탈 라인(210)과 메탈 패드(220), 그리고 상기 메탈 라인(210)과 메탈 패드(220)를 전기적으로 절연시키는 제2절연층(230)을 포함하여 이루어진다.

이후, 상부층 구조를 형성하기 위하여, 금속배선층(200) 위로 제3절연층(300)이 형성된다.

상기 상부층 구조는 반도체 소자의 종류에 따라 다양한 층형태를 이룰 수 있으며, 실시예에서는 제2금속배선층인 것으로 한다.

상기 제3절연층(300)은 반도체소자층(100)과 금속배선층(200)을 포함하는 하부층에 구조에 의하여 표면에 단차가 형성되며, 이러한 단차는 후속 공정에 영향을 주게 되므로 제거될 필요가 있다.

가령, 상기 제3절연층(300)에 트랜치가 형성되고 트랜치가 금속 재질로 매립됨으로써 제2금속배선층이 형성될 수 있는데, 이때 트랜치를 형성하기 위해서는 절연층의 포토 레지스트 공정 및 식각 공정이 이루어져야 한다.

그러나, 제3절연층(300)에 단차가 형성된 경우 상기 포트 레지스트 공정 및 식각 공정은 제대로 수행되기 어렵다.

따라서, 제3절연층(300)의 표면은 평탄화 공정을 통하여 고르게 연마되어야 한다.

테스트용 웨이퍼인 제1 웨이퍼의 제조 과정에서는, 상기 제3절연층(300)의 정확한 연마 두께를 알 수 없는 상태이므로 상기 제3절연층(300)은 충분이 두꺼운 두께로 형성된다.

즉, 도 1에 도시된 것처럼, 제3절연층(300)의 전체 두께(B)는 크게 세가지 종류로 구분될 수 있는데, 첫째, 평탄화 공정이 진행된 후 제2금속배선층을 형성하기 위하여 확보되어야 하는 최종층의 두께(A; 이하, "제1 두께"라 함), 둘째, 평탄화 시 예상되는 연마 두께(C; 이하 "제2 두께"라 함), 셋째, 연마 시 예상된 제2 두께를 초과하여 제1 두께에 영향을 주지 않도록 고려된 여유 두께(E; 이하, "제3 두께"라 함)로 구분된다.

상기 제3절연층(300)은 CVD(Chemical Vapor Deposition) 방식, HDP(High density plasma) CVD 방식 또는 PE(Plasma enhanced) CVD 방식 중 어느 하나의 방식에 의하여 형성될 수 있으며, 상기 증착 방식의 종류에 따라 평탄화 속도가 상이하므로, 상기 제1 두께(A), 제 2두께(C), 제3 두께(E)는 증착 방식의 종류에 따라 차별화될 수 있다.

이와 같이, 제3절연층(300)의 전체 두께(B)가 충분히 두껍게 형성되므로, 제1 웨이퍼의 평탄화 공정은 다음과 같이 2단계에 걸쳐 수행된다.

첫째, 1차 평탄화 공정은 제3절연층(300)의 단차를 제거하기 위하여 수행되며, 이는 제2 두께(C)에 해당되는 제3절연층(300)을 제거하는 공정이다.

둘째, 2차 평탄화 공정은 1차 평탄화 공정이 처리된 후의 제3절연층(300)의 두께(D)를 제1 두께(A)로 조정하기 위하여 수행되며, 이는 제3 두께(E)에 해당되는 제3절연층(300)을 제거하는 공정이다.

실시예에 따르면, 이와 같은 제1 웨이퍼의 평탄화 공정을 통하여 정확한 연 마 두께를 측정할 수 있는데, 이에 대하여 상세히 설명하면 다음과 같다.

실시예에서, 상기 평탄화 공정은 연마특성이 우수하고 미세 공정에 유리한 CMP(Chemical Mechanical Polishing) 장비에 의하여 수행되는 것으로 한다.

CMP 장비는 원하는 두께로 평탄화를 수행하기 위하여 EPD(End Point Detector)를 구비하는데, EPD는 평탄화 공정이 진행됨에 따라 연마되는 층의 두께를 감지하고 제어신호를 CMP 장비로 전달하는 계측기를 의미한다.

실시예에 따른 반도체 소자의 제조 방법에서는 EPD 신호를 이용하여 정확한 연마 두께를 측정할 수 있다.

도 2는 실시예에 따른 반도체 소자의 제조 방법에 이용되는 EPD 신호의 측정 그래프이다.

상기 EPD는 평탄화 공정시 소요되는 CMP 장비의 전류량을 감지하는데, 도 2에 도시된 그래프는 상기 전류량을 나타내는 EPD 신호를 측정한 것이다.

도 2의 그래프 중 상측의 그래프는 측정된 전류량을 그대로 도시한 것으로서, Y축은 전류량(A)을 의미하고, X축은 시간(SEC)을 의미한다. 또한, 하측의 그래프는 상측의 그래프를 미분한 것으로서, Y축은 전류량의 분당 미분치(A/min)를 의미하고, X축은 시간(SEC)을 의미한다.

전술한 대로, 1차 평탄화 공정이 시작되면 초기 전류량이 급속히 증가하고, 상기 제2 두께(C)에 해당되는 제3 절연층(300)이 연마 상태에 진입함에 따라 전류량은 소정 레벨을 유지한다.

이후, 약 160초의 시점(c)을 기준으로 하여 전류량이 한차례 더 증가하는데, 이는 제2 두께(C)에 해당되는 제3 절연층(300)의 평탄화가 종료되었음을 의미한다.

즉, 단차가 제거된 고른 면이 단차가 존재하는 면보다 연마 면적이 넓게 형성되므로, 연마에 소요되는 전류량이 증가하게 되며, 따라서 전류량이 증가하는 시점(c)에 의하여 제2 두께(C)에 해당되는 제3 절연층(300)의 평탄화 시점을 판단할 수 있다.

다음, 제1 두께(A)를 조정하기 위하여, 2차 평탄화 공정이 진행되며, EPD는 제3 절연층(300)의 잔여층 두께를 체크하며 제어신호를 CMP 장비로 전달한다.

EPD는 2차 평탄화를 위한 제1 두께(A) 수치가 설정된 상태이며, 제1 두께(A)까지 연마가 진행되면 제어신호를 CMP 장비로 전달한다. 이때의 제어신호는 상기 전류량에 의한 EPD 신호와는 차별화되는 신호이다.

상기 제어신호에 의하여 2차 평탄화 공정이 종료되면, 상기 제3 두께(E)에 해당되는 제3 절연층(300)이 제거되고, 제1 두께(A)에 해당되는 제3 절연층(300)이 최종적으로 남는다.

한편, 상기 EPD 신호에 의하여, 전류량에 따른 1차 평탄화 시점(c)과 2차 평탄화 시점(e)이 측정되는데, 도 2에 의하면 1차 평탄화 시점(c)은 약 160초이고 2차 평탄화 시점(e)은 약 190초로 측정된다.

상기 2차 평탄화 시점(e)으로부터 1차 평탄화 시점(c)을 감산하면 2차 평탄화에 소요된 시간을 계산할 수 있고, 소요된 시간을 시간당 식각비에 의하여 환산하면 2차 평탄화에 의하여 연마된 층, 즉 불필요하게 더 연마된 층의 두께를 알 수 있다.

상기 그래프에 의하면, 불필요한 제3 절연층(300)을 평탄화하는데 걸린 시간은 약 30초이고, 이를 시간당 식각비에 의하여 환산하면 가령, 약 1500Å의 두께로 환산될 수 있다.

이와 같이, 제1 웨이퍼를 통하여, 불필요하게 증착되고 2차 평탄화 공정을 통하여 제거되는 제3 절연층(300)의 두께를 알 수 있으므로, 제2 웨이퍼에는 정확한 연마 두께를 적용할 수 있다.

도 3은 실시예에 따른 반도체 소자의 제조 방법에 의하여 제2 웨이퍼의 절연층이 형성된 형태를 도시한 측단면도이다.

도 3을 참조하면, 제1 웨이퍼는 제2 웨이퍼를 효율적으로 생산하기 위한 테스트용 웨이퍼이므로, 제1 웨이퍼와 제2 웨이퍼는 동일한 층구조를 가진다.

상기 제2 웨이퍼는 반도체 소자(410), 제1절연층(420)을 포함한 반도체소자층(400), 반도체소자층(400) 위로 형성된 금속배선층(500)을 포함한다.

상기 금속배선층(200)은 메탈 라인(510)과 메탈 패드(520), 제2 절연층(530)을 포함하여 구성된다.

상기 금속배선층(200) 위로, 상부층 구조를 형성하기 위한 제3 절연층(600)이 형성된다.

이때, 상기 제2 웨이퍼의 제3 절연층(600)은 상기 제1 웨이퍼의 제3 절연층(300)과 같이, CVD 방식, HDP CVD 방식 또는 PE CVD 방식 중 어느 하나의 방식에 의하여 형성될 수 있다.

상기 제2 웨이퍼의 제3 절연층(600)은 "상기 제1 웨이퍼를 통하여 최초에 형 성된 절연층의 두께, 즉 절연층의 전체 두께(B)"로부터 "상기 2차 평탄화 공정을 통하여 제거되는 절연층의 두께, 즉 제3 두께(E)" 만큼 낮게 형성된다.

따라서, 제2 웨이퍼의 제3 절연층(600)은 제1 웨이퍼에 비하여 불필요하게 두껍게 형성될 필요가 없고, 2차 평탄화 공정도 수행할 필요가 없게 된다.

도 3을 참조하면, 제2 웨이퍼의 경우 1차 평탄화가 완료된 시점(c)에서 제3 절연층(600)의 단차가 제거됨과 동시에 제1 두께(A)가 확보되므로, 제1 두께(A)를 조정하기 위한 2차 평탄화 공정(G)이 필요없다.

이는 제2 웨이퍼의 제3 절연층(600)이, 제1 웨이퍼보다 약 1500Å 정도 낮게 형성되고, 이렇게 증착 시 두께가 조정됨으로써 평탄화 공정은 약 30초 정도 짧게 진행될 수 있음을 의미한다.

이상에서 본 발명에 대하여 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

실시예에 따른 반도체 소자의 제조 방법에 의하면, 다음과 같은 효과가 있다.

첫째, 절연층의 증착 시간과 평탄화 시간을 최소화함으로써 전체 공정 시간을 단축할 수 있고 생산성을 향상시킬 수 있는 효과가 있다.

둘째, 불필요하게 절연층을 두껍게 형성하고 연마할 필요가 없으므로 재료비가 절감되는 효과가 있다.

셋째, 공정을 간소화함에 따라 웨이퍼의 결함 발생률을 감소시킬 수 있고, 반도체 소자의 전기적 특성을 안정적으로 유지시킬 수 있는 효과가 있다.

Claims

제1 웨이퍼 상에 반도체소자층, 금속배선층 중 하나 이상의 층을 포함하는 하부층이 형성되고, 상기 하부층 위에 절연층이 형성되는 단계;

상기 절연층의 두께를 조정하기 위한 평탄화가 처리되고, EPD(End Point Detector) 신호를 이용하여 상기 평탄화에 의한 연마 두께가 측정되는 단계;

제2 웨이퍼 상에 반도체소자층, 금속배선층 중 하나 이상의 층을 포함하는 하부층이 형성되는 단계; 및

상기 제1 웨이퍼의 절연층이 형성된 두께로부터 상기 계산된 연마 두께 만큼 낮게, 상기 제2 웨이퍼의 하부층 위에 절연층이 형성되는 단계를 포함하는 반도체 소자의 제조 방법.
제1항에 있어서, 상기 연마 두께가 측정되는 단계는

상기 절연층의 요철 영역을 제거하기 위한 1차 평탄화가 처리되는 단계;

상기 1차 평탄화된 절연층의 두께를 조정하기 위하여 2차 평탄화가 처리되는 단계; 및

상기 EPD 신호를 이용하여 상기 2차 평탄화에 의한 연마 두께가 측정되는 단계를 포함하는 반도체 소자의 제조 방법.
제2항에 있어서, 상기 연마 두께가 측정되는 단계는

상기 EPD 신호에 의하여 상기 1차 평탄화의 완료 시점이 측정되는 단계;

상기 EPD 신호에 의하여 상기 2차 평탄화의 완료 시점이 측정되는 단계;

상기 2차 평탄화의 완료 시점 및 1차 평탄화의 완료 시점이 연산되어 2차 평탄화의 진행 시간이 계산되고, 계산된 진행 시간을 상기 연마 두께로 환산하는 단계를 포함하는 반도체 소자의 제조 방법.
제1항에 있어서,

상기 제2 웨이퍼에 형성된 절연층의 요철 영역이 평탄화되는 단계를 포함하는 반도체 소자의 제조 방법.
제1항에 있어서, 상기 제1 웨이퍼의 절연층과 제2 웨이퍼의 절연층은

CVD(Chemical Vapor Deposition) 방식, HDP(High density plasma) CVD 방식 또는 PE(Plasma enhanced) CVD 방식 중 어느 하나의 방식에 의하여 형성된 것을 특징으로 하는 반도체 소자의 제조 방법.
제2항에 있어서, 상기 연마 두께가 측정되는 단계에서,

상기 EPD 신호는 평탄화 공정시 소요되는 전류량을 포함하는 신호이고,

상기 1차 평탄화 및 상기 2차 평탄화에 따른 전류량의 차이에 의하여 상기 연마 두께가 측정되는 것을 특징으로 하는 반도체 소자의 제조 방법.
제1항에 있어서,

상기 제1 웨이퍼는 상기 연마 두께가 측정되기 위한 테스트용 웨이퍼이고, 상기 제2 웨이퍼는 반도체 소자 제품을 생산하기 위한 웨이퍼인 것을 특징으로 하는 반도체 소자의 제조 방법.