KR100828213B1 - Apparatus for Thin Film Transistor Liquid Crystal Display and Method for Manufacturing the same - Google Patents

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Abstract

본 발명은 박막트랜지스터 액정표시장치 및 그 제조방법에 관한 것으로,제 1 투명성 절연기판상에 게이트 라인 및 데이타 라인이 교차 배열되고, 상기 게이트 라인 및 데이타 라인들의 교차부에는 박막트랜지스터가 배치되며, 상기 게이트 라인 및 데이타 라인에 의해 구획된 단위화소내에는 축적용량을 구성하도록 절연막의 개재하에 화소전극이 배치된 구조의 하부기판과, 상기 하부기판과 대향 배치되며, 제 2 투명성 절연기판상에 컬러필터 및 블랙매트릭스가 구비된 구조의 상부기판과, 상기 하부기판 및 상부기판 사이에 개재된 액정층을 포함하여 구성되는 액정표시장치의 패널에 있어서, 상기 축적용량을 형성하는 절연막은 액정표시장치의 패널 위치에 따라 서로 다른 두께를 갖도록 형성되어 있으며, 패널 전체적으로 균일한 피드쓰루 전압(ΔVp)을 갖게 하여 화면품위가 우수한 박막트랜지스터 액정표시장치를 구현할 수 있는 것이다.The present invention relates to a thin film transistor liquid crystal display and a method of manufacturing the same, wherein a gate line and a data line are arranged on a first transparent insulating substrate, a thin film transistor is disposed at an intersection of the gate line and the data line, A lower substrate having a structure in which a pixel electrode is disposed under an insulating film so as to constitute a storage capacitor in a unit pixel defined by a gate line and a data line and a color filter disposed on the second transparent insulating substrate, And a black matrix, and a liquid crystal layer interposed between the lower substrate and the upper substrate, wherein the insulating film forming the storage capacitor is a panel of a liquid crystal display And are formed so as to have different thicknesses depending on positions, and the uniform feed-through voltage (? V p), thereby realizing a thin film transistor liquid crystal display device having excellent screen quality.

Description

박막트랜지스터 액정표시장치 및 그 제조방법{Apparatus for Thin Film Transistor Liquid Crystal Display and Method for Manufacturing the same}[0001] The present invention relates to a thin film transistor liquid crystal display device and a manufacturing method thereof,

도 1a는 종래 기술에 따른 박막트랜지스터 액정표시장치의 하부기판을 나타내는 평면도.1A is a plan view showing a lower substrate of a conventional thin film transistor liquid crystal display device.

도 1b는 종래 기술에 따른 박막트랜지스터 액정표시장치의 절연막 구조를 나타내는 단면도.FIG. 1B is a cross-sectional view showing an insulating film structure of a conventional thin film transistor liquid crystal display device. FIG.

도 1c는 종래 기술에 따른 박막트랜지스터 액정표시장치의 패널에 있어서, 패널위치별로 게이트신호의 지연시간의 변화와 피드쓰루 전압(ΔVp)의 변화를 나타내는 도면.1C is a diagram showing a change in the delay time of the gate signal and a change in the feedthrough voltage DELTA Vp in the panel of the thin film transistor liquid crystal display device according to the related art, according to the panel position.

도 2a는 본 발명에 따른 박막트랜지스터 액정표시장치의 패널 선단부분의 하부기판을 나타내는 평면도.FIG. 2A is a plan view showing a lower substrate of a panel front end portion of a thin film transistor liquid crystal display device according to the present invention. FIG.

도 2b는 본 발명에 따른 박막트랜지스터 액정표시장치의 패널 선단부분의 절연막 구조를 나타내는 단면도.FIG. 2B is a cross-sectional view showing an insulating film structure at a front end portion of a panel of a thin film transistor liquid crystal display device according to the present invention. FIG.

도 3a는 본 발명에 따른 박막트랜지스터 액정표시장치의 패널 중간부분의 하부기판을 나타내는 평면도.FIG. 3A is a plan view showing a lower substrate in a middle portion of a panel of a thin film transistor liquid crystal display according to the present invention. FIG.

도 3b는 본 발명에 따른 박막트랜지스터 액정표시장치의 패널 중간부분의 절연막 구조를 나타내는 단면도. FIG. 3B is a cross-sectional view illustrating an insulating film structure in a middle portion of a panel of a thin film transistor liquid crystal display device according to the present invention. FIG.                 

도 4a는 본 발명에 따른 박막트랜지스터 액정표시장치의 패널 종단부분의 하부기판을 나타내는 평면도.FIG. 4A is a plan view showing a lower substrate of a panel terminal portion of a thin film transistor liquid crystal display according to the present invention. FIG.

도 4b는 본 발명에 따른 박막트랜지스터 액정표시장치의 패널 종단부분의 절연막 구조를 나타내는 단면도.FIG. 4B is a cross-sectional view illustrating an insulating film structure of a panel terminal portion of a thin film transistor liquid crystal display device according to the present invention. FIG.

도 5a는 스토리지 온 게이트 방식의 박막트랜지스터 액정표시장치의 단위화소의 전기적 등가회로를 나타내는 도면.5A is a view showing an electrical equivalent circuit of a unit pixel of a storage-on-gate type thin film transistor liquid crystal display device.

도 5b는 스토리지 온 커먼 방식의 박막트랜지스터 액정표시장치의 단위화소의 전기적 등가회로를 나타내는 도면.5B is a view showing an electrical equivalent circuit of a unit pixel of a thin film transistor liquid crystal display device of a storage-on-common type.

<도면의 주요부분에 대한 부호의 설명>Description of the Related Art

200; 하부기판 202; 게이트 라인200; A lower substrate 202; Gate line

203; 게이트 절연막 204; 데이타 라인203; A gate insulating film 204; Data line

205; 패시베이션막 206; 박막트랜지스터205; A passivation film 206; Thin film transistor

207,209,210,211; 비아홀 208; 화소전극207, 209, 210, 211; A via hole 208; The pixel electrode

210; 공통라인210; Common line

본 발명은 박막트랜지스터 액정표시장치에 관한 것으로, 보다 상세하게는 축적용량을 구성하는 절연막의 두께를 달리 형성하여 알.씨이.딜레이(Resistance Capacitance Delay; 이하, RC 지연)에 의한 피드쓰루 전압(feedthrough voltage; 이하, ΔVp) 감소를 보상하여 화면떨림 현상을 방지하는 박막트랜지스터 액정표시장치에 관한 것이다.The present invention relates to a thin film transistor liquid crystal display device, and more particularly to a thin film transistor liquid crystal display device in which a thickness of an insulating film constituting a storage capacitor is formed differently to form a feedthrough (RC) delay by a resistance capacitance delay (hereinafter, referred to as &quot;? V p &quot;) to prevent a screen flicker phenomenon.

일반적으로, 액정표시장치는 음극선관을 대신하여 발전된 것으로 고화질화, 고정세화, 및 경량박형화 등이 가능한 화면표시장치이다.2. Description of the Related Art Generally, a liquid crystal display device is a screen display device developed in place of a cathode ray tube and capable of high image quality, high definition, and light weight thinning.

종래 기술에 따른 박막트랜지스터 액정표시장치을 도 1a 내지 도 1c를 참조하여 설명하면 다음과 같다.A conventional thin film transistor liquid crystal display will be described with reference to FIGS. 1A to 1C.

도 1a는 액정표시장치에 있어서 하부기판만을 간략히 나타낸 평면도이다.1A is a plan view schematically showing only a lower substrate in a liquid crystal display device.

종래 기술에 따른 박막트랜지스터 액정표시장치는, 먼저 도 1에 도시된 바와 같이, 액정층(미도시)을 사이에 두고 대향되는 상부기판(미도시)과 하부기판(100)이 있고, 상기 하부기판(100)상에 한쌍의 게이트 라인(102)과 데이타 라인(104)이 교차하여 단위화소가 한정되고, 그 교차점 부근에는 소오스 전극(부호표시 안됨)과 드레인 전극(부호표시 안됨)을 포함하는 스위칭 소자인 박막트랜지스터(106)가 배치되고, 상기 박막트랜지스터(106)와 비아홀(107)을 통하여 접속되고 단위화소내에 배치되는 화소전극(108)이 배치되어 있고, 상기 화소전극(108)과 게이트 전극(102)간 축적용량을 형성하기 위한 절연막(미도시)을 포함하여 구성된다. 여기서, 상기 게이트 전극(102)은 상기 게이트 라인(102)으로부터 신장된다.As shown in FIG. 1, a thin film transistor liquid crystal display device according to the related art includes an upper substrate (not shown) and a lower substrate 100 opposed to each other with a liquid crystal layer (not shown) therebetween, A unit pixel is defined by a pair of gate lines 102 and a data line 104 crossing each other on a substrate 100 and a switching element including a source electrode (not shown) and a drain electrode (not shown) And a pixel electrode 108 which is connected to the thin film transistor 106 through the via hole 107 and arranged in a unit pixel is disposed in the pixel electrode 108. The pixel electrode 108 and the gate electrode And an insulating film (not shown) for forming a storage capacitor between the source and drain electrodes 102. Here, the gate electrode 102 is extended from the gate line 102.

상기 화소전극(108)과 게이트전극(102)간 축적용량은, 도 1b에 도시된 바와 같이, 게이트 전극(102)과 화소전극(108)이 중첩되는 영역내에 개재된 절연막, 구체적으로는 게이트 절연막(103) 및 패시베이션막(105)에 축적되고 그 면적이 클수록 축적용량도 이에 비례하여 커지고 그 두께에는 반비례한다. 1B, the storage capacitance between the pixel electrode 108 and the gate electrode 102 is an insulating film interposed in a region where the gate electrode 102 and the pixel electrode 108 overlap each other, specifically, The storage capacitor 103 and the passivation film 105, the larger the area is, the larger the storage capacity is, and inversely proportional to the thickness.                         

한편, 상기 상하부 기판 내면에 배치된 전극에 있어서, 어느 한 방향의 전기장이 계속 인가시 발생하는 화질저하 현상을 방지하기 위해서는 다음과 같이 데이타 전압을 인가한다. 즉, 데이타 전압 인가시, 예를 들어 짝수 프레임에서는 양의 신호전압을, 홀수 프레임에서는 음의 신호전압을 인가한다. On the other hand, in order to prevent an image quality deterioration occurring when an electric field in one direction is continuously applied to the electrodes disposed on the inner surfaces of the upper and lower substrates, a data voltage is applied as follows. That is, when a data voltage is applied, for example, a positive signal voltage is applied in an even-numbered frame and a negative signal voltage is applied in an odd-numbered frame.

그러나, 양의 신호전압과 음의 신호전압 사이의 실효치(rms; root mean square)차이에 의해 화면이 깜빡거리는 플리커(flicker)현상이 발생하게 되는 문제점이 있다.However, there is a problem that a flicker phenomenon occurs in which a screen flickers due to a difference in root mean square (rms) between a positive signal voltage and a negative signal voltage.

이러한 신호전압의 실효치에 영향을 미치는 요인으로는 ΔVp가 있는데, 상기 ΔVp 은 하기 식에 나타낸 바와 같이 캐패시턴스의 함수이다.A factor that affects the effective value of such a signal voltage is? Vp, which is a function of capacitance as shown in the following equation.

ΔVp = Cgs/(Cst+Clc+Cgs) * ΔVg? Vp = Cgs / (Cst + Clc + Cgs) *? Vg

여기서, ΔVg는 게이트 전압의 변화분을, Cgs는 게이트 전극과 소오스 전극사이의 캐패시턴스를, Cst는 스토리지 캐패시턴스를, Clc는 액정 캐패시턴스를 각각 나타낸다.Here,? Vg represents the change of the gate voltage, Cgs represents the capacitance between the gate electrode and the source electrode, Cst represents the storage capacitance, and Clc represents the liquid crystal capacitance.

도 1c는 티.씨이.피이(TCP: Tape Carrier Package) 형태의 액정표시장치 구동 집적회로(IC; Integrated Circuit)를 사용한 패널과 그 위치에 따라 RC 지연과 ΔVp의 값을 상대적으로 도시한 도면이다.1C is a diagram showing a panel using a liquid crystal display device integrated circuit (IC) in the form of a Tape Carrier Package (TCP) and a value of RC delay and? Vp according to the position thereof .

도 1c에 도시된 바와 같이. 상기 ΔVp 는, 게이트 신호의 RC 지연이 커질수록 점차 감소한다. 즉, 화면의 크기가 클수록, 게이트 신호 인가로부터 멀어질수록 그 값이 점차 감소하므로 패널 위치별로 그 값이 차이가 난다.As shown in FIG. 1C. The DELTA Vp gradually decreases as the RC delay of the gate signal becomes larger. That is, as the size of the screen increases, the value gradually decreases as the distance from the gate signal application increases.

이러한 이유로 해서 공통전압의 조정으로는 패널 전체적으로 보정이 어려워 패널 부분별로 화면이 깜빡거리는 현상이 발생하여 화면품위향상에 저해요인이 되는 문제점이 있다.For this reason, it is difficult to calibrate the panel as a whole by adjusting the common voltage, so that a phenomenon occurs in which the screen flickers for each panel part, which is an obstacle to improvement in screen quality.

이에 본 발명은 종래기술의 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 축적용량을 구성하는 절연막의 구조를 달리 형성하여 RC 지연에 의한 ΔVp 감소를 보상하여 화면떨림 현상을 방지할 수 있는 박막트랜지스터 액정표시장치를 제공함에 있다.SUMMARY OF THE INVENTION The present invention has been made in order to solve the problems of the prior art, and it is an object of the present invention to provide a method and a device for preventing screen blur by compensating for the decrease of? Vp due to RC delay by differently forming the structure of the insulating film constituting the storage capacitor And a thin film transistor liquid crystal display device.

상기 본 발명의 목적을 달성하기 위한 본 발명에 따른 박막트랜지스터 액정표시장치는, 제 1 투명성 절연기판상에 게이트 버스라인 및 데이타 버스라인이 교차 배열되고, 상기 라인들의 교차부에는 박막트랜지스터가 배치되며, 상기 라인에 의해 구획된 단위화소내에는 축적용량을 형성하도록 절연막의 개재하에 화소전극이 배치된 구조의 하부기판; 상기 하부기판과 대향 배치되며, 제 2 투명성 절연기판상에 컬러필터 및 블랙매트릭스가 구비된 구조의 상부기판; 및 상기 하부기판 및 상부기판 사이에 개재된 액정층을 포함하여 구성된 액정표시장치의 패널에 있어서, 상기 축적용량을 형성하는 절연막은 액정표시장치의 패널 위치별로 상이하게 형성되는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a thin film transistor liquid crystal display device including a first transparent insulating substrate on which a gate bus line and a data bus line are arranged in an intersecting manner, and a thin film transistor A lower substrate having a structure in which pixel electrodes are disposed under an insulating film so as to form a storage capacitor in unit pixels partitioned by the lines; An upper substrate facing the lower substrate and having a color filter and a black matrix on a second transparent insulating substrate; And a liquid crystal layer interposed between the lower substrate and the upper substrate, wherein the insulating film forming the storage capacitor is formed differently for each panel position of the liquid crystal display device.

이하, 본 발명에 따른 박막트랜지스터 액정표시장치를 첨부한 도면을 참조하여 상세히 설명한다. Hereinafter, a thin film transistor liquid crystal display device according to the present invention will be described in detail with reference to the accompanying drawings.                     

본 발명은 ΔVp 에 영향을 미치는 여러 커패시턴스중 축적용량(Cst)을 패널의 선단부분으로부터 종단부분으로 갈수록 그 값을 점진적으로 작게하여, 그 결과 RC 지연에 의해 점점 감소하는 ΔVp 를 보상하여 패널 전체적으로 균일한 ΔVp가 발생하도록 하는 것이다. 이의 일환으로 본 발명에서는 하프톤 마스크를 이용하여 축적용량의 면적을 효과적으로 형성한 구조를 개시한다.In the present invention, the accumulation capacitance (Cst) among various capacitances affecting DELTA Vp is gradually reduced from the front end portion to the end portion of the panel, and as a result, DELTA Vp, which gradually decreases due to the RC delay, is compensated, So that a DELTA Vp is generated. As a part of this, the present invention discloses a structure in which the area of the storage capacitance is effectively formed by using a halftone mask.

본 발명을 이루는 구조에 있어서는 본 발명의 핵심을 이루는 하부기판을 중심으로 설명을 하며, 그 외의 구조는 당해 발명이 속하는 기술분야에서 통상의 지식을 갖춘 자라면 용이하게 실시할 수 있으므로 그에 대한 설명은 생략하기로 한다.In the structure of the present invention, the lower substrate constituting the core of the present invention will be mainly described, and other structures can be easily realized by those having ordinary knowledge in the technical field to which the present invention belongs. Therefore, It will be omitted.

본 발명에 따른 박막트랜지스터 액정표시장치의 패널은, 도 1c에 도시된 바와 같이, 게이트 신호지연이 작고 ΔVp 가 큰 영역(이하, 패널의 선단부분), 게이트 신호지연과 ΔVp 가 중간값을 갖는 영역(이하, 패널의 중간부분), 및 게이트 신호지연이 크고 ΔVp 가 작은 영역(이하, 패널의 종단부분)으로 3등분한다.1C, a panel of a thin film transistor liquid crystal display device according to the present invention includes a region where the gate signal delay is small and DELTA Vp is large (hereinafter referred to as the front end portion of the panel), a region where the gate signal delay and DELTA Vp have an intermediate value (Hereinafter referred to as the middle portion of the panel) and a region where the gate signal delay is large and the DELTA Vp is small (hereinafter, the termination portion of the panel).

도 2a는 본 발명에 따른 박막트랜지스터 액정표시장치에 있어서, 상기 패널의 선단분분을 나타내는 평면도이다.2A is a plan view showing a front end portion of the panel in the thin film transistor liquid crystal display device according to the present invention.

본 발명에 따른 박막트랜지스터 액정표시장치는, 도 2a에 도시된 바와 같이, 액정층(미도시)을 사이에 두고 대향되는 상부기판(미도시)과 하부기판(200)이 있고, 상기 하부기판(200)상에 한쌍의 게이트 버스라인(202)과 데이타 버스라인(204)이 교차하여 단위화소가 한정되고, 그 교차점 부근에는 소오스 전극(부호표시 안됨)과 드레인 전극(부호표시 안됨)을 포함하는 스위칭 소자인 박막트랜지스터(206) 가 배치되고, 상기 박막트랜지스터(206)와 비아홀(207)을 통하여 접속되고 단위화소내에 배치되는 화소전극(208)이 배치되어 있고, 상기 화소전극(208)과 게이트 전극(202)간 축적용량을 형성하기 위한 절연막(미도시)을 포함하여 구성된다.2A, an upper substrate (not shown) and a lower substrate 200 are opposed to each other with a liquid crystal layer (not shown) therebetween, and the lower substrate 200 A unit pixel is defined by a pair of gate bus lines 202 and a data bus line 204 intersecting each other on a substrate 200 and a source electrode (not labeled) and a drain electrode (not labeled) A thin film transistor 206 as a switching element is disposed and a pixel electrode 208 connected to the thin film transistor 206 through a via hole 207 and arranged in a unit pixel is disposed, And an insulating film (not shown) for forming a storage capacitor between the electrodes 202.

도 2b는 상기 도 2a에 있어서 게이트 전극(202)과 화소전극(208)이 중첩되는 영역내에 개재된 게이트 절연막(203)을 나타낸 단면도이다.2B is a cross-sectional view showing a gate insulating film 203 interposed in a region where the gate electrode 202 and the pixel electrode 208 overlap in FIG. 2A.

패널의 선단부분은, 상기한 바와 같이, RC 지연값이 작고 ΔVp가 큰 영역이다. 따라서, 패널전체에 ΔVp를 균일하도록 하기 위하여, 게이트 절연막(203)상의 패시베이션막이 제거된 구조로 되어 있다. 또한, 게이트 전극(202)과 화소전극(208)이 중첩되는 영역에 수개의 비아홀(209)이 형성되어 있는 바, 본 발명에서는 패널의 다른 부분의 비아홀의 수를 초과하여 형성되어 있다.The front end portion of the panel is an area in which the RC delay value is small and? Vp is large as described above. Therefore, in order to make? Vp uniform throughout the panel, the passivation film on the gate insulating film 203 is removed. A plurality of via holes 209 are formed in a region where the gate electrode 202 and the pixel electrode 208 are overlapped with each other. In the present invention, the number of the via holes in other portions of the panel is larger than the number of the via holes.

여기서, 본 발명에 따른 수개의 비아홀(209)은 하기의 5 마스크 공정중에서 형성된다. 상기 5 마스크 공정은, 게이트 전극을 형성하는 단계인 제 1 마스크 공정과. 게이트 절연막을 형성한 다음, 활성층을 형성하는 단계인 제 2마스크 공정과, 소오스/드레인전극을 형성하는 단계인 제 3 마스크 공정과, 상기 소오스 전극과 후기 화소전극을 콘택시키는 비아홀을 형성하는 단계인 제 4 마스크 공정 및 화소전극을 형성하는 단계인 제 5 마스크 공정으로 구성된다. 또한, 상기 제 4 마스크 공정으로 화소전극과 소오스전극을 콘택시키는 비아홀(207)을 형성하는 경우에 상기 게이트 전극(202)과 화소전극(208)이 중첩되는 영역상에 수개의 비아홀(209)이 형성된다. 후술하는 다른 비아홀(210)(211)도 이와 같다.Here, several via holes 209 according to the present invention are formed in the following 5-mask process. The 5-mask process includes a first mask process, which is a step of forming a gate electrode, and a 5-mask process. A second mask process that forms a gate insulating film and then forms an active layer, a third mask process that forms a source / drain electrode, and a step of forming a via hole for making contact with the source electrode and the latter pixel electrode A fourth mask process, and a fifth mask process that forms a pixel electrode. In the fourth mask process, when a via hole 207 is formed to contact the pixel electrode and the source electrode, several via holes 209 are formed on the region where the gate electrode 202 and the pixel electrode 208 are overlapped with each other . Other via-holes 210 and 211 to be described later are also the same.

상기 5 마스크 공정에 의하면, 축적용량에 있어서 게이트 전극과 화소전극 사이에 게이트 절연막과 패시베이션막이 형성되는데 , 이 경우 하프톤 마스크 공정기술을 적용하여, 도 2b에 도시된 바와 같이. 상기 패시베이션막이 제거된 구조를 취하게 되면 화소대비 축적용량 면적을 줄일 수 있게 되어 개구율 향상 측면에서 유리하다.According to the 5-mask process, a gate insulating film and a passivation film are formed between the gate electrode and the pixel electrode in the storage capacitance. In this case, as shown in FIG. 2B, a halftone mask process technique is applied. If the passivation film is removed, the storage capacitance area can be reduced compared to the pixel, which is advantageous in terms of increasing the aperture ratio.

도 3a는 본 발명에 따른 박막트랜지스터 액정표시장치중 상기 패널의 중간부분을 나타내는 평면도이며, 도 3b는 상기 도 3a에 있어서 게이트 전극과 화소전극이 중첩되는 영역내에 개재된 게이트 절연막 및 패시베이션막을 나타낸 단면도이다.FIG. 3A is a plan view showing a middle portion of the panel of the thin film transistor liquid crystal display according to the present invention, FIG. 3B is a sectional view showing a gate insulating film and a passivation film interposed in a region where the gate electrode and the pixel electrode overlap in FIG. to be.

패널의 중간부분은, 상기한 바와 같이, RC 지연값 및 ΔVp가 중간값인 영역이다. 이때의 중간값은 본 발명에서 구현하고자 하는 ΔVp이다. The middle part of the panel is an area in which the RC delay value and? Vp are intermediate values as described above. The intermediate value at this time is? Vp to be implemented in the present invention.

여기서, ΔVp가 패널 전체에 균일하게 하기 위하여 게이트 절연막(203)상의 패시베이션막(205)이 제거되어 있다. 도 3b에 도시된 바와 같이, 패시베이션막 전체가 제거되지 않고 하프톤 마스크를 사용하여 원하는 축적용량이 되게끔 그 면적과 두께를 고려하여 제거되어 있다.Here, the passivation film 205 on the gate insulating film 203 is removed to make? Vp uniform across the panel. As shown in FIG. 3B, the entire passivation film is removed without considering the area and thickness of the passivation film so that the desired storage capacity can be obtained by using a halftone mask.

이때, 상기 게이트 절연막(203) 및 패시베이션막(205) 면적과 두께는 상기 패널의 선단부분에서의 축적용량보다 작은 값이 되도록 형성되어 있다.At this time, the gate insulating film 203 and the passivation film 205 are formed so that the area and the thickness are smaller than the storage capacities of the front end portions of the panel.

상기 패널의 중간부분에 있어서도 상기 패널의 선단부분에서와 마찬가지로, 도 3a에 도시된 바와 같이, 게이트 절연막(202)과 화소전극(208)이 중첩되는 영역에 수개의 비아홀(210)이 형성되어 있는데, 그 수는 상기 패널의 선단부분에서의 비아홀(209)의 수보다 작다. In the middle portion of the panel, a plurality of via holes 210 are formed in a region where the gate insulating layer 202 and the pixel electrode 208 are overlapped, as shown in FIG. 3A, similarly to the front end portion of the panel , The number of which is smaller than the number of the via holes 209 in the front end portion of the panel.                     

도 4a는 본 발명에 따른 박막트랜지스터 액정표시장치중 상기 패널의 종단부분을 나타내는 평면도이며, 도 4b는 상기 도 4a에 있어서 게이트 전극과 화소전극이 중첩되는 영역내에 개재된 게이트 절연막 및 패시베이션막을 나타낸 단면도이다.4A is a plan view showing the end portion of the panel in the thin film transistor liquid crystal display device according to the present invention. FIG. 4B is a sectional view showing a gate insulating film and a passivation film interposed in a region where the gate electrode and the pixel electrode overlap in FIG. to be.

패널의 종단부분은 상기한 바와 같이 RC 지연값이 가장 크고 ΔVp이 가장 작은값을 갖는 영역이다. 여기서, ΔVp를 패널 전체적으로 균일하게 위하여 게이트 절연막(203)상의 패시베이션막(205)이 제거되어 있는데, 도 4b에 도시된 바와 같이, 패시베이션막 전체가 제거되지 않고 하프톤 마스크를 사용하여 원하는 축적용량이 되게끔 그 면적과 두께를 고려하여 제거되어 있다.The end portion of the panel is a region having the largest value of RC delay value and the smallest value of? Vp as described above. Here, the passivation film 205 on the gate insulating film 203 is removed in order to uniformize ΔVp throughout the panel. As shown in FIG. 4B, the entire storage capacitor is removed by using the halftone mask without removing the entire passivation film Which has been removed considering its area and thickness.

이때, 상기 게이트 절연막(203) 및 패시베이션막(205) 면적과 두께는 상기 패널의 선단부분에서의 축적용량보다 작은 값이 되도록 형성되어 있다.At this time, the gate insulating film 203 and the passivation film 205 are formed so that the area and the thickness are smaller than the storage capacities of the front end portions of the panel.

상기 패널의 종단부분에 있어서도 상기 패널의 선단 및 중간부분에서와 마찬가지로, 도 4a에 도시된 바와 같이, 게이트 절연막(202)과 화소전극(208)이 중첩되는 영역에 수개의 비아홀(211)이 형성되어 있는데, 그 수는 상기 패널의 선단부분의 비아홀(209)의 수 및 패널의 중간부분의 비아홀(210)의 수보다 작다.4A, a plurality of via holes 211 are formed in a region where the gate insulating film 202 and the pixel electrode 208 are overlapped with each other at the end portion of the panel, as shown in FIG. 4A, The number of which is smaller than the number of the via holes 209 at the front end portion of the panel and the number of the via holes 210 at the middle portion of the panel.

본 발명에 따른 박막트랜지스터 액정표시장치는 다음과 같이 작용한다.The thin film transistor liquid crystal display device according to the present invention functions as follows.

패널 전체적으로 볼때, 축적용량 형성을 위한 게이트 전극(202) 및 화소전극(208) 사이에 개재된 절연막의 면적은 패널의 선단으로부터 종단으로 갈수록 감소하며, 그 두께는 이와 역으로 증가되도록 형성되어 있다. 이에 따라 면적에 비례하고 두께에 반비례하는 축적용량은 패널의 선단으로부터 종단까지 가면 갈수 록 그 값이 작아진다. The area of the insulating film sandwiched between the gate electrode 202 and the pixel electrode 208 for the formation of the storage capacitor is decreased from the front end to the end end of the panel and the thickness thereof is increased inversely. Accordingly, the storage capacity proportional to the area and inversely proportional to the thickness decreases as the distance from the front end to the end of the panel increases.

따라서, 상기 수학식 1에 나타낸 바와 같이, 상기 축적용량과 반비례 관계에 있는 ΔVp는 이와 반비례하여 증가되어, RC 지연에 따른 ΔVp의 감소를 보상하게 된다.Therefore, as shown in Equation (1),? Vp, which is in inverse proportion to the storage capacity, is increased in inverse proportion to compensating for the decrease in? Vp due to the RC delay.

한편, 본 발명에 따른 박막트랜지스터 액정표시장치는, 축적용량이 게이트 라인상에 형성되는 스토리지 온 게이트(Storage On Gate)방식을 기준으로 설명하였으나, 축적용량이 독립적인 공통전극 라인상에 형성되는 스토리지 온 커먼(Storage On Common)방식의 박막트랜지스터 액정표시장치에도 적용할 수 있음은 물론이다.The thin film transistor liquid crystal display device according to the present invention is described on the basis of a storage-on-gate method in which a storage capacitor is formed on a gate line. However, when a storage capacitor is formed on an independent common electrode line The present invention can also be applied to a thin film transistor liquid crystal display device of on-common (Storage On Common) type.

도 5a는 상기 스토리지 온 게이트(Storage On Gate)방식의 박막트랜지스터 액정표시장치에서의 단위화소에 대한 전기적 등가회로를 나타낸 도면이며, 도 5b는 상기 스토리지 온 커먼(Storage On Common)방식의 박막트랜지스터 액정표시장치에서의 게이트 라인과 데이타 라인이 교차 배열된 단위화소에 대한 전기적 등가회로를 나타낸 도면이다.FIG. 5A is a view showing an electrical equivalent circuit for a unit pixel in the thin film transistor liquid crystal display device of the storage-on-gate type. FIG. 5B is a diagram showing an electrical equivalent circuit of the storage on common thin- FIG. 8 is a diagram showing an electrical equivalent circuit for a unit pixel in which gate lines and data lines are arranged in a display device.

상기 양 도면에 있어서, 도면부호 d는 드레인 전극을, 도면부호 s는 소오스 전극을, 도면부호 g는 게이트 전극을 나타내며, 커패시턴스를 나타내는 기호는 상기 수학식 1에 나타낸 바와 동일하다.In the drawings, d denotes a drain electrode, s denotes a source electrode, and g denotes a gate electrode. The symbols representing the capacitance are the same as those shown in the formula (1).

상기 양 방식을 비교하여 볼 때, 도 5b에 도시된 스토리지 온 커먼(Storage On Common)방식의 박막트랜지스터 액정표시장치가 공통 라인(210)이 추가되므로 개구율 또는 투과율이 다소 감소되는 단점이 있지만, 게이트 라인의 용량을 감소시켜 시정수값인 RC값을 낮추는데 유리하다. 5B, since the common line 210 is added to the storage-on-common thin film transistor liquid crystal display device shown in FIG. 5B, the aperture ratio or transmittance is somewhat reduced. However, It is advantageous to decrease the RC value which is a time constant value by decreasing the capacity of the line.                     

본 명세서에 개시된 본 발명에 따른 박막트랜지스터 액정표시장치는 본 발명을 이에 한정시키려는 의도는 아니며, 본 발명의 요지를 벗어나지 않는 한 다양하게 변경하여 실시할 수 있다.The thin film transistor liquid crystal display device according to the present invention disclosed in this specification is not intended to limit the present invention, but can be variously modified without departing from the gist of the present invention.

이상에서 설명한 바와 같이, 본 발명에 따른 박막트랜지스터 액정표시장치에 있어서는 다음과 같은 효과가 있다.As described above, the thin film transistor liquid crystal display device according to the present invention has the following effects.

본 발명에 따른 박막트랜지스터 액정표시장치에 있어서는, 축적용량을 구성하는 절연막의 두께를 하프톤 기술로 설계하여 패널위치별로 그 두께를 달리하여 형성하므로써 대화면 제품에서 게이트 신호선의 알.씨이.딜레이(RC delay)에 의한 패널종단의 피드쓰루 전압(ΔVp) 감소를 보상해주므로써 화면떨림현상을 방지하며, 개구율을 향상시킬 수 있다.In the thin film transistor liquid crystal display device according to the present invention, the thickness of the insulating film constituting the storage capacitor is designed by a halftone technique, and the thickness of the insulating film is varied for each panel position, (Vp) reduction of the panel termination due to the delay of the display panel, thereby preventing the screen flicker and improving the aperture ratio.

또한, 본 발명에 있어서는 패널 전체적으로 균일한 피드쓰루 전압(ΔVp)을 갖게 하여 화면품위가 우수한 박막트랜지스터 액정표시장치를 구현할 수 있으므로 생산성을 향상시킬 수 있다.In addition, in the present invention, a thin film transistor liquid crystal display device having a uniform feedthrough voltage (DELTA Vp) throughout the panel and having excellent screen quality can be realized, thereby improving productivity.

Claims (5)

제 1 투명성 절연기판상에 게이트 라인 및 데이타 라인이 교차 배열되고, 상기 게이트 라인 및 데이타 라인들의 교차부에는 박막트랜지스터가 배치되며, 상기 게이트 라인 및 데이타 라인에 의해 구획된 단위화소내에는 축적용량을 구성하도록 절연막의 개재하에 화소전극이 배치된 구조의 하부기판과,A gate line and a data line are crossed on the first transparent insulating substrate, a thin film transistor is disposed at an intersection of the gate line and the data line, and a storage capacitor is formed in the unit pixel defined by the gate line and the data line. A lower substrate having a structure in which pixel electrodes are disposed under an insulating film so as to constitute a pixel electrode, 상기 하부기판과 대향 배치되며, 제 2 투명성 절연기판상에 컬러필터 및 블랙매트릭스가 구비된 구조의 상부기판과,An upper substrate facing the lower substrate and having a color filter and a black matrix on a second transparent insulating substrate, 상기 하부기판 및 상부기판 사이에 개재된 액정층을 포함하여 구성되는 액정표시장치의 패널에 있어서,And a liquid crystal layer interposed between the lower substrate and the upper substrate, 상기 축적용량을 구성하는 절연막은 액정표시장치의 패널 위치에 따라 서로 다른 두께를 갖도록 형성되어 있는 것을 특징으로 하는 박막트랜지스터 액정표시장치.Wherein the insulating film constituting the storage capacitor is formed to have a different thickness depending on the position of the panel of the liquid crystal display device. 제 1 항에 있어서,The method according to claim 1, 상기 축적용량을 구성하는 절연막은 게이트 절연막으로 구성되거나, 또는 게이트 절연막 및 패시베이션막으로 구성되는 것을 특징으로 하는 박막트랜지스터 액정표시장치.Wherein the insulating film constituting the storage capacitor is formed of a gate insulating film or a gate insulating film and a passivation film. 제 2항에 있어서,3. The method of claim 2, 상기 절연막은 알씨이딜레이(Resistance Capacitance Delay)값과 피드쓰루전압(feedthrough voltage)값에 따라 패널의 선단과 중간 및 종단 부분으로 구분되고, 선단부분으로부터 종단부분까지 게이트절연막과 화소전극의 접촉면적이 점차 좁게 형성되도록 게이트절연막상에 형성되는 패시베이션층의 전체 또는 일부가 제거되며, 게이트 절연막과 화소전극이 접촉되는 부위에 게이트절연막과 화소전극의 접촉면적에 비례하는 갯수의 비아홀이 형성되는 것을 특징으로 하는 박막트랜지스터 액정표시장치.The insulating layer is divided into a front end portion, a middle end portion, and a middle end portion of the panel in accordance with a value of a resistance delay delay and a feedthrough voltage. The contact area between the gate insulating layer and the pixel electrode The passivation layer formed on the gate insulating film is partially or wholly removed so that the gate insulating film and the pixel electrode are in contact with each other and a number of via holes proportional to the contact area between the gate insulating film and the pixel electrode is formed Thin film transistor liquid crystal display device. 게이트 전극을 형성하는 제 1 마스크 공정과, 게이트 절연막을 형성한 다음, 활성층을 형성하는 제 2 마스크 공정과, 소오스/드레인을 형성하는 제 3 마스크 공정과, 패시베이션막을 형성한 다음, 상기 패시베이션막 일부에 비아홀을 형성하는 제 4 마스크 공정과, 화소전극을 형성하는 제 5 마스크 공정으로 구성되는 박막트랜지터 액정표시장치의 제조방법에 있어서,A second mask process for forming an active layer after forming a gate insulating film; a third mask process for forming a source / drain; a step for forming a passivation film, A fourth mask process for forming a via hole in the pixel electrode, and a fifth mask process for forming the pixel electrode, 상기 제 4 마스크 공정에서 하프톤 마스크를 사용하여 패널 위치별로 서로 다른 두께를 갖도록 형성하는 것을 특징으로 하는 박막트랜지스터 액정표시장치의 제조방법.Wherein the fourth mask is formed to have a different thickness for each panel position using a halftone mask. 제 4항에 있어서,5. The method of claim 4, 상기 제 4 마스크 공정에서 패널의 선단, 중간 및 종단부분으로 구분하여 패널의 선단부분으로부터 종단부분까지 게이트절연막과 화소전극의 접촉면적이 점차 좁게 형성되도록 게이트절연막상에 형성되는 패시베이션층의 전체 또는 일부를 제거하고, 화소전극과 소오스전극을 콘택시키는 비아홀을 형성하는 경우에 게이트 절연막과 화소전극이 접촉되는 부위에 게이트절연막과 화소전극의 접촉면적에 비례하는 갯수의 비아홀을 형성하는 것을 특징으로 하는 박막트랜지스터 액정표시장치의 제조방법.The entire or a part of the passivation layer formed on the gate insulating film is formed so that the contact area between the gate insulating film and the pixel electrode is gradually narrowed from the front end portion to the end portion of the panel divided into the front end, Wherein a number of via holes proportional to the contact area between the gate insulating film and the pixel electrode is formed at a portion where the gate insulating film and the pixel electrode are in contact with each other in the case of forming a via hole for contacting the pixel electrode and the source electrode, (Method for manufacturing a transistor liquid crystal display).
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