JPH03294824A - Active matrix type liquid crystal display element array - Google Patents
Active matrix type liquid crystal display element arrayInfo
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、アクティブマトリックス型液晶表示素子アレ
イに関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an active matrix type liquid crystal display element array.
アクティブマトリックス型液晶表示素子アレイには、ス
イッチ素子として薄膜トランジスタ、薄膜ダイオード等
が使用される。スイッチ素子として水素化アモルファス
シリコン薄膜電界効果型トランジスタを用いた場合の従
来の表示素子アレイのパターンの平面図を第５図に示す
。また第５図の画素部（Ｃ−Ｃ’ ）の断面図を第６図
に示す。In active matrix liquid crystal display element arrays, thin film transistors, thin film diodes, etc. are used as switching elements. FIG. 5 shows a plan view of a pattern of a conventional display element array when hydrogenated amorphous silicon thin film field effect transistors are used as switch elements. Further, a cross-sectional view of the pixel portion (CC') in FIG. 5 is shown in FIG.
そして、１画素の等価回路を第７図に示す。FIG. 7 shows an equivalent circuit for one pixel.
第５図において、１は走査線、２は信号線、３は画素電
極、４は電荷蓄積コンテンサ電極配線、７は薄膜電界効
果型トランジスタ形成部である。In FIG. 5, 1 is a scanning line, 2 is a signal line, 3 is a pixel electrode, 4 is a charge storage capacitor electrode wiring, and 7 is a thin film field effect transistor forming portion.
第６図において、５はゲート絶縁膜、６は表面保護膜、
８はガラス基板、９は配線及び薄膜電界効果型トランジ
スタ等が形成された一方のガラス基板と対向するガラス
基板に形成された対向電極、１０は液晶である。第７図
において、１１は薄膜電界効果型トランジスタ、１２は
２枚のガラス基板８間に形成される１画素の液晶コンデ
ンサ、１３はゲート絶縁膜５を介して画素電極３と電荷
蓄積コンデンサ電極配線４とで構成される電荷蓄積コン
デンサ、１４は１画素の液晶の内部抵抗、１５は薄膜電
界効果型トランジスタ１１内に発生したゲートとドレイ
ン（ソース）間の寄生容量、ｖｏは対向電極９の電位で
ある。実際の液晶表示素子アレイでは、第７図の等何回
路がマトリックス状に配置されている。In FIG. 6, 5 is a gate insulating film, 6 is a surface protection film,
8 is a glass substrate, 9 is a counter electrode formed on the glass substrate facing one glass substrate on which wiring, thin film field effect transistors, etc. are formed, and 10 is a liquid crystal. In FIG. 7, 11 is a thin film field effect transistor, 12 is a liquid crystal capacitor for one pixel formed between two glass substrates 8, and 13 is a charge storage capacitor electrode wiring between the pixel electrode 3 and the charge storage capacitor via the gate insulating film 5. 14 is the internal resistance of the liquid crystal of one pixel, 15 is the parasitic capacitance between the gate and drain (source) generated in the thin film field effect transistor 11, and vo is the potential of the counter electrode 9. It is. In an actual liquid crystal display element array, the same number of circuits as shown in FIG. 7 are arranged in a matrix.
第７図を用いて本表示素子アレイの動作を説明する。ま
ず映像信号の第１フイールドにおいては、各表示セルの
輝度に対応する信号電圧が信号線２より供給され、走査
線１にオン・パルスが入力さデンサ１３に書き込まれる
。この場合、信号電圧の電位は対向電極９の電位■。に
対して高いとする。電荷蓄積コンデンサ１３は、液晶の
内部抵抗１４によって電荷が放電されて電位が下がるの
を補う役目をする。薄膜電界効果型トランジスタ１１が
オフすると、書き込まれた電圧は次の第２フイールドで
電圧が書き込まれるまで保持される。The operation of this display element array will be explained using FIG. First, in the first field of the video signal, a signal voltage corresponding to the brightness of each display cell is supplied from the signal line 2, and an on pulse is input to the scanning line 1 and written into the capacitor 13. In this case, the potential of the signal voltage is the potential of the counter electrode 9 (■). Suppose that it is high compared to The charge storage capacitor 13 serves to compensate for the potential drop caused by discharge of charges by the internal resistance 14 of the liquid crystal. When the thin film field effect transistor 11 is turned off, the written voltage is held until the voltage is written in the next second field.
映像信号の第２フイールドでは、第１フイールドと同様
に信号線２に供給された信号電圧は走査線１にオン・パ
ルスが入力されると液晶コンデンサ１２及び電荷蓄積コ
ンデンサ１３に書き込まれる。In the second field of the video signal, similarly to the first field, the signal voltage supplied to the signal line 2 is written into the liquid crystal capacitor 12 and the charge storage capacitor 13 when an ON pulse is input to the scanning line 1.
なお、第２フイールドでは、信号電圧の電位は対向電極
９の電位Ｖ。に対して低いとする。薄膜電界効果型トラ
ンジスタ１１がオフすると、書き込まれた電圧は次のフ
ィールドで電圧が書き込まれるまで保持される。このよ
うに液晶コンデンサ及び電荷蓄積コンデンサを利用して
液晶に電圧を印加、駆動し、透過光強度を変調して画像
を表示する。フィールドごとに書き込む電圧の極性を反
転し、液晶を交流駆動しているのは、液晶材の劣化を防
止するためである。Note that in the second field, the potential of the signal voltage is the potential V of the counter electrode 9. Suppose that it is low compared to When the thin film field effect transistor 11 is turned off, the written voltage is held until the voltage is written in the next field. In this way, a voltage is applied to and driven the liquid crystal using the liquid crystal capacitor and the charge storage capacitor, and the transmitted light intensity is modulated to display an image. The reason why the polarity of the voltage to be written is reversed for each field and the liquid crystal is driven with alternating current is to prevent deterioration of the liquid crystal material.
電荷蓄積コンデンサが必要な理由としては、前述した液
晶内部の抵抗により電荷が放電されるのを防ぐことのほ
かに、液晶の誘電異方性の影響を抑えることがあげられ
る。薄膜電界効果型トランジスタ１１においては、寄生
容量１５が存在するので、ケートパルスがオフする際に
、次式で示される突き抜は現象が発生する。その大きさ
ΔＶＬＣは、Δ■ｏを走査パルスの振幅とすると、であ
る。液晶は誘電異方性を持つので、書き込み電圧によっ
て液晶の容量ＣＬＣは変化する。したがって、ΔＶ、。The reason why a charge storage capacitor is necessary is not only to prevent charges from being discharged due to the resistance inside the liquid crystal described above, but also to suppress the influence of the dielectric anisotropy of the liquid crystal. In the thin film field effect transistor 11, since a parasitic capacitance 15 exists, when the gate pulse is turned off, a punch-through phenomenon shown by the following equation occurs. Its magnitude ΔVLC is, where Δ■o is the amplitude of the scanning pulse. Since the liquid crystal has dielectric anisotropy, the capacitance CLC of the liquid crystal changes depending on the write voltage. Therefore, ΔV,.
も変化する。しかし、ｖｏは一定なので、液晶に印加さ
れる電圧は正負の極性で非対称となる。その結果、液晶
セルの透過光は書き込み周期の２倍の周期のフリッカ成
分を持つようになり、ちらつき現象として視認される。also changes. However, since vo is constant, the voltage applied to the liquid crystal is asymmetrical in positive and negative polarity. As a result, the transmitted light of the liquid crystal cell comes to have a flicker component with a period twice the writing period, which is visually recognized as a flickering phenomenon.
さらに、液晶への印加電圧の非対称性が大きい状態で長
時間放置した後には、焼き付き現象が発生し、デイスプ
レィとしての品質が低下する。このようなフリッカや焼
き付き現象を防ぐために、電荷蓄積コンデンサを付加す
る。電荷蓄積コンデンサの大きさをＣ５Ｔとすると、（
１）式は次のようになる。Furthermore, after being left for a long time in a state where the voltage applied to the liquid crystal is highly asymmetric, a burn-in phenomenon occurs and the quality of the display deteriorates. To prevent such flicker and burn-in phenomena, a charge storage capacitor is added. If the size of the charge storage capacitor is C5T, (
1) The formula is as follows.
（２）式で示されるように、分母にｃ、Ｔが加えられる
ので、ＣＬＣの変化によるΔｖ１ｏの変化の割合が小さ
くなる。As shown in equation (2), since c and T are added to the denominator, the rate of change in Δv1o due to a change in CLC becomes small.
以上述べたように高画質の表示のためには、なるべく大
きな容量の電荷蓄積コンデンサが必要である。電荷蓄積
コンデンサ電極配線は、従来、第６図に示すようにゲー
ト絶縁膜の下に走査線と平行に配置され、電荷蓄積コン
デンサ電極配線には、液晶パネルの左または右から信号
が印加される。As described above, for high-quality display, a charge storage capacitor with as large a capacity as possible is required. Conventionally, the charge storage capacitor electrode wiring is arranged under the gate insulating film in parallel with the scanning line, as shown in FIG. 6, and a signal is applied to the charge storage capacitor electrode wiring from the left or right of the liquid crystal panel. .
さて、電荷蓄積コンデンサ電極配線１ピッチ分の抵抗Ｒ
１蓄積コンデンサの容量をＣＳＴとすると、蓄積コンテ
ンサ電極配線にパルス信号が印加された場合に、９０％
立ち上がるまでの伝搬遅延時間ｔ（９０％）は、
ｔ（９０％） ＃ （ｎ−Ｒ） ・（ｎ−Ｃ８Ｔ）
−−（３）で示される。たたし、ｎは走査線方向の総画
素数である。（３）式かられかるように伝搬遅延時間ｔ
（９０％）は、Ｒ及びＣＳＴに比例し、ｎの２乗に比例
することがわかる。すなわち、Ｒ及びＣｓＴを一定（画
素サイズを一定）として、画面サイズを大きくする（画
素数を増やす）と、急激に伝搬遅延時間が増大する。例
えば、１０インチ糎度のパネルとして、
Ｒ＝１００Ω、 Ｃ５ｒ＝２ｐＦ、ｎ＝５５０を仮定す
ると、（３）式より、
ｔ（９０％）＝６０．５マイクロ秒
となる。通常のＮＴＳＣ方式のテレビ画像表示の場合に
は、１本の走査線がオンしている時間は、６３、マイク
ロ秒なので、この時間内に電荷蓄積コンデンサ配線のパ
ルスは、反対側に届かずに、液晶にかかる電圧が不十分
となり、輝度が低下する。Now, the resistance R for one pitch of charge storage capacitor electrode wiring
1 If the capacitance of a storage capacitor is CST, when a pulse signal is applied to the storage capacitor electrode wiring, 90%
The propagation delay time t (90%) until rising is t (90%) # (n-R) ・(n-C8T)
--It is shown by (3). Here, n is the total number of pixels in the scanning line direction. As can be seen from equation (3), the propagation delay time t
It can be seen that (90%) is proportional to R and CST, and proportional to the square of n. That is, when the screen size is increased (the number of pixels is increased) while R and CsT are constant (pixel size is constant), the propagation delay time increases rapidly. For example, assuming a 10-inch stiffness panel, R=100Ω, C5r=2pF, and n=550, from equation (3), t(90%)=60.5 microseconds. In the case of normal NTSC TV image display, the time that one scanning line is on is 63 microseconds, so the pulse of the charge storage capacitor wire does not reach the opposite side within this time. , the voltage applied to the liquid crystal becomes insufficient and the brightness decreases.
本発明は、電荷蓄積コンデンサ電極配線での信号の伝搬
遅延による輝度低下等の問題を除去した大型液晶表示素
子プレイを提供することを目的としている。SUMMARY OF THE INVENTION An object of the present invention is to provide a large liquid crystal display device that eliminates problems such as reduction in brightness due to signal propagation delay in charge storage capacitor electrode wiring.
本発明は、２枚の基板間に液晶材が充填され、その一方
の基板の内面に少なくとも下層から走査線、ゲート絶縁
膜、信号線が形成され、さらに表面保護膜、画素電極が
形成され、前記画素電極と電荷蓄積コンデンサ用電極と
の間に電荷蓄積コンデンサが形成されたアクティブマト
リックス型液晶表示素子アレイにおいて、前記電荷蓄積
コンデンサ電極及び配線は、前記ゲート絶縁膜と前記表
面保護膜との間に形成されていることを特徴としている
。In the present invention, a liquid crystal material is filled between two substrates, a scanning line, a gate insulating film, and a signal line are formed at least from the bottom layer on the inner surface of one of the substrates, and a surface protection film and a pixel electrode are further formed. In an active matrix type liquid crystal display element array in which a charge storage capacitor is formed between the pixel electrode and the charge storage capacitor electrode, the charge storage capacitor electrode and the wiring are arranged between the gate insulating film and the surface protection film. It is characterized by being formed.
一般に、デイスプレィは横に長い形である。本発明によ
れば、走査線（横方向）と比較して長さの短い信号線（
縦方向）と平行に電荷蓄積コンデンサ電極配線を配置す
るので、電荷蓄積コンデンサ電極配線における信号の伝
搬遅延時間を短くできる。デイスプレィの画素数の縦対
横の比をＭ対向、画素が正方形であるとすると、（３）
式から計算されるように、
縦：ｔ（９０％）＝Ｍ２・Ｃｓ、・Ｒ
横：ｔ（９０％）＝Ｎ２・Ｃ３Ｔ・Ｒ
となるので、本発明によれば、従来に比べ、伝搬遅延時
間が、（Ｎ／Ｍ） ２に減少する。Generally, a display has a horizontally long shape. According to the present invention, the signal line (in the horizontal direction) is shorter than the scanning line (in the horizontal direction).
Since the charge storage capacitor electrode wiring is arranged parallel to the vertical direction, the signal propagation delay time in the charge storage capacitor electrode wiring can be shortened. Assuming that the vertical to horizontal ratio of the number of pixels on the display is M and the pixels are square, then (3)
As calculated from the formula, vertical: t (90%) = M2・Cs, ・R Horizontal: t (90%) = N2・C3T・R Therefore, according to the present invention, the propagation The delay time is reduced to (N/M)2.
第１図は、本発明による電荷蓄積コンデンサ電極配線を
信号線と平行に配置したアクティブマトリックス型液晶
表示素子アレイの第１の実施例を示すパターンの平面図
である。本実施例ではスイッチング素子として薄膜電界
効果型トランジスタを使用している。第２図は、第１図
の画素部（Ａ−Ａ′）の断面図である。第１図において
、１は走査線、２は信号線、３は画素電極、４は電荷蓄
積コンデンサ電極配線、１１は薄膜電界効果型トランジ
スタである。第２図において、５はゲート絶縁膜、６は
表面保護膜、８はガラス基板、９は対向電極、１０は液
晶、１６は水素化アモルファスシリコン層、１７は燐を
ドープした水素化アモルファスシリコンｌｉ、１８はド
レイン電極、１９はソース電極である。電荷蓄積コンデ
ンサ電極配線４は、信号線２の形成プロセスと同時に形
成し、信号線２に平行して配置されている。FIG. 1 is a plan view of a pattern showing a first embodiment of an active matrix liquid crystal display element array in which charge storage capacitor electrode wiring is arranged parallel to signal lines according to the present invention. In this embodiment, a thin film field effect transistor is used as a switching element. FIG. 2 is a cross-sectional view of the pixel section (AA') in FIG. 1. In FIG. 1, 1 is a scanning line, 2 is a signal line, 3 is a pixel electrode, 4 is a charge storage capacitor electrode wiring, and 11 is a thin film field effect transistor. In FIG. 2, 5 is a gate insulating film, 6 is a surface protective film, 8 is a glass substrate, 9 is a counter electrode, 10 is a liquid crystal, 16 is a hydrogenated amorphous silicon layer, and 17 is a hydrogenated amorphous silicon layer doped with phosphorus. , 18 is a drain electrode, and 19 is a source electrode. The charge storage capacitor electrode wiring 4 is formed at the same time as the formation process of the signal line 2, and is arranged parallel to the signal line 2.
第１図ないし第２図を用いて、本実施例のアクティブマ
トリックス型画像表示素子アレイの具体的な構造方法を
述べることにより、構造の説明をする。まず、ガラス基
板８上にスパッタリンク法によりクロムを成膜し、パタ
ーニングを施すことにより走査線１を形成する。続いて
ゲート絶縁膜５として窒化シリコン絶縁層、水素化アモ
ルファスシリコン層１６、燐をドープした水素化アモル
ファスシリコン層１７を順に成膜する。そして、燐をＦ
−プした水素化アモルファスシリコン層１７及び水素化
アモルファスシリコン層１６ヲバターニンクして高化を
行なう。次に、スパッタリング法によりクロムを成膜し
た後、パターニングを行なうことにより、信号線２、薄
膜電界効果型トラン７スタのドレイン電極１８、ソース
電極１９及び電荷蓄積コンデンサ電極配線４を同時に形
成する。なお、この信号線２及び電荷蓄積コンデンサ電
極配線４形成プロセスではさらに、高化した水素化アモ
ルファスシリコン層１６上の燐ヲドープした水素化アモ
ルファスシリコン層１７を除去することにより、薄膜電
界効果型トランジスタ１１のチャネル部を形成する。さ
らに、このチャネル部を保護するための表面保護膜６と
して窒化シリコン膜を成膜する。そして、ソース電極１
９上の表面保護膜６にコンタクトホーノじを［また後、
透明導電膜であるＩ Ｔ Ｏ（Ｉｎｄｉｕｍ Ｔｉｎ
０ｘｉｄｅ）をスパッタし、パターニングを行って画素
電極３を形成する。The structure of the active matrix image display element array of this embodiment will be explained by describing a specific method of constructing it using FIGS. 1 and 2. First, a chromium film is formed on the glass substrate 8 by a sputter link method and patterned to form the scanning line 1. Subsequently, a silicon nitride insulating layer, a hydrogenated amorphous silicon layer 16, and a hydrogenated amorphous silicon layer 17 doped with phosphorus are sequentially formed as the gate insulating film 5. Then, phosphorus is F
- The hydrogenated amorphous silicon layer 17 and the hydrogenated amorphous silicon layer 16 that have been removed are further improved. Next, after forming a chromium film by sputtering, patterning is performed to simultaneously form the signal line 2, the drain electrode 18 of the thin film field effect transistor 7, the source electrode 19, and the charge storage capacitor electrode wiring 4. In addition, in the process of forming the signal line 2 and the charge storage capacitor electrode wiring 4, the thin film field effect transistor 11 is further removed by removing the phosphorous-doped hydrogenated amorphous silicon layer 17 on the raised hydrogenated amorphous silicon layer 16. Form a channel section. Furthermore, a silicon nitride film is formed as a surface protection film 6 for protecting this channel portion. And source electrode 1
A contact horn was applied to the surface protective film 6 on top of 9.
ITO (Indium Tin), a transparent conductive film
The pixel electrode 3 is formed by sputtering and patterning.
以上のように、電荷蓄積コンデンサ電極配線を信号線と
同時形成し、ゲート絶縁膜と表面保護膜間に配置した構
造の対角１０インチの大きさのアクティブマトリックス
型液晶表示素子アレイを作製した。画面の縦横比は３対
４として、画素数は縦４００、横５５０とした。片側か
ら電荷蓄積コンデンサ電極配線に入力した信号の伝搬遅
延時間を反対側で測定したところ、約３２マイクロ秒で
あった。従来の、電荷蓄積コンデンサ電極配線を走査線
と平行に配置した構造では、伝搬遅延時間は６０マイク
ロ秒以上であったので、約半分に減少した。そして、本
実施例による液晶パネルでは、電圧不足による輝度の低
下等の影響は発生しなかった。As described above, an active matrix type liquid crystal display element array having a diagonal size of 10 inches was fabricated by forming the charge storage capacitor electrode wiring at the same time as the signal line and disposing it between the gate insulating film and the surface protection film. The aspect ratio of the screen was 3:4, and the number of pixels was 400 vertically and 550 horizontally. When the propagation delay time of a signal input to the charge storage capacitor electrode wiring from one side was measured on the opposite side, it was approximately 32 microseconds. In the conventional structure in which the charge storage capacitor electrode wiring is arranged parallel to the scanning line, the propagation delay time was 60 microseconds or more, so it was reduced to about half. In the liquid crystal panel according to this example, no influence such as a decrease in brightness due to insufficient voltage occurred.
本実施例では配線材料として、クロムを用いたが、アル
ミニウム、タンタル、モリブデン、チタン等の他の金属
も使用できる。Although chromium was used as the wiring material in this embodiment, other metals such as aluminum, tantalum, molybdenum, and titanium can also be used.
本発明による信号線と平行に、かつゲート絶縁膜と表面
保護膜との間に電荷蓄積コンデンサ電極配線を配置した
アクティブマトリックス型液晶表示素子アレイの第２の
実施例を示すパターンの平面図を第３図に示す。また、
第３図の画素部（Ｂ−Ｂ′）の断面図を４図に示す。第
３図及び第４図において、４′はＩＴＯから形成される
電荷蓄積コンデンサ電極である。A plan view of a pattern showing a second embodiment of an active matrix liquid crystal display element array in which charge storage capacitor electrode wiring is arranged parallel to a signal line and between a gate insulating film and a surface protection film according to the present invention is shown in FIG. Shown in Figure 3. Also,
A cross-sectional view of the pixel section (BB') in FIG. 3 is shown in FIG. 4. In FIGS. 3 and 4, 4' is a charge storage capacitor electrode formed from ITO.
本実施例の場合、電荷蓄積コンデンサ電極配線４の配線
にはクロムを用いてＡ−５電荷蓄積コンデンサを構成す
る電極４′にはＩＴＯを用いている。クロムのみで電荷
蓄積コンデンサ電極配線を構成していた前述の実施例に
比べ、不透明金属部を細くできるので、パネルの開口率
を高くすることができる。また透明導電膜であるＩＴＯ
の面積を広くすることにより、電荷蓄積コンデンサの容
量を大きくできる。In the case of this embodiment, chromium is used for the wiring of the charge storage capacitor electrode wiring 4, and ITO is used for the electrode 4' constituting the A-5 charge storage capacitor. Compared to the previous embodiment in which the charge storage capacitor electrode wiring was made of only chromium, the opaque metal portion can be made thinner, so the aperture ratio of the panel can be increased. Also, ITO, which is a transparent conductive film,
By increasing the area of the charge storage capacitor, the capacity of the charge storage capacitor can be increased.
第１図ないし第４図の実施例ではスイッチ素子として薄
膜電界効果型トランジスタを使用した例を述べたが、薄
膜ダイオード等の他のスイッチング素子に置き換えても
同じ効果が得られる。In the embodiments shown in FIGS. 1 to 4, a thin film field effect transistor is used as the switching element, but the same effect can be obtained by replacing the switching element with another switching element such as a thin film diode.
以上述べてきたように、本発明のアクティブマトリック
ス型液晶表示素子アレイによれば、電荷蓄積コンデンサ
電極配線において信号の伝搬遅延を短くできる。したが
って、電荷蓄積コンテンサ電極配線における伝搬遅延に
よって引き起こされる電圧不足による輝度低下、輝度む
らの発生を抑止できる大型液晶デイスプレィが実現でき
る。As described above, according to the active matrix type liquid crystal display element array of the present invention, the propagation delay of a signal in the charge storage capacitor electrode wiring can be shortened. Therefore, it is possible to realize a large-sized liquid crystal display that can suppress brightness reduction and brightness unevenness due to voltage shortage caused by propagation delay in charge storage capacitor electrode wiring.
第１図は本発明によるアクティブマトリックス型表示素
子アレイの第１の実施例を示す配線パターンの平面図、
第２図は第１図のＡ−Ａ’断面図、第３図は本発明によ
るアクティブマトリ、ックス型表示素子プレイの第２の
実施例を示す配線パターンの平面図、第４図は第３図の
Ｂ−Ｂ’断面図、第５図は従来の配線パターンの平面図
、第６図は第５図のｃ−ｃ’断面図、第７図は１画素の
等何回路である。
１・・・・・・走査線、２・・・・・・信号線、３・・
・・・・画素電極、４・・・・・・電荷蓄積コンデンサ
電極配線、４′・・・・・・電荷蓄積コンデンサ電極、
５・・・・・・ゲート絶縁膜、６・・・・・・表面保護
膜、７・・・・・・薄膜電界効果型トランジスタ形成部
、８・・・・・・ガラス基板、９・・・・・対向電極、
ＩＯ・・・・・・液晶、１１・・・・・・薄膜電界効果
型トランジスタ、１２・・・・・・液晶コンデンサ、１
３・・・・・・蓄積コンデンサ、１４・・・・・・液晶
の内部抵抗、１５・・・・・・寄生容量、１６・・・・
・水素化アモルファスシリコン層、１７・・・・・・燐
をドープした水素化アモルファスシリコン層、１８・・
・・・・ドレイン％ｉ極、１９・・・・・ソース電極。FIG. 1 is a plan view of a wiring pattern showing a first embodiment of an active matrix display element array according to the present invention;
2 is a sectional view taken along the line AA' in FIG. 5 is a plan view of a conventional wiring pattern, FIG. 6 is a sectional view taken along line CC' in FIG. 5, and FIG. 7 is a circuit of one pixel. 1...Scanning line, 2...Signal line, 3...
...Pixel electrode, 4...Charge storage capacitor electrode wiring, 4'...Charge storage capacitor electrode,
5...Gate insulating film, 6...Surface protection film, 7...Thin film field effect transistor forming part, 8...Glass substrate, 9... ...Counter electrode,
IO...Liquid crystal, 11...Thin film field effect transistor, 12...Liquid crystal capacitor, 1
3... Storage capacitor, 14... Liquid crystal internal resistance, 15... Parasitic capacitance, 16...
- Hydrogenated amorphous silicon layer, 17... Phosphorus-doped hydrogenated amorphous silicon layer, 18...
...Drain%i pole, 19...Source electrode.
Claims (1)
内面に少なくとも下層から走査線、ゲート絶縁膜、信号
線が形成され、さらに表面保護膜、画素電極が形成され
、前記画素電極と電荷蓄積コンデンサ電極との間に電荷
蓄積コンデンサが形成されたアクティブマトリックス型
液晶表示装置において、前記電荷蓄積コンデンサ電極及
び配線は、前記ゲート絶縁膜と前記表面保護膜との間に
形成されていることを特徴とするアクティブマトリック
ス型液晶表示素子アレイ。A liquid crystal material is filled between two substrates, and at least a scanning line, a gate insulating film, and a signal line are formed from the bottom layer on the inner surface of one of the substrates, and a surface protection film and a pixel electrode are formed. In an active matrix liquid crystal display device in which a charge storage capacitor is formed between the charge storage capacitor electrode and the charge storage capacitor electrode, the charge storage capacitor electrode and the wiring are formed between the gate insulating film and the surface protection film. An active matrix liquid crystal display element array featuring:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2098115A JPH03294824A (en) | 1990-04-13 | 1990-04-13 | Active matrix type liquid crystal display element array |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2098115A JPH03294824A (en) | 1990-04-13 | 1990-04-13 | Active matrix type liquid crystal display element array |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03294824A true JPH03294824A (en) | 1991-12-26 |
Family
ID=14211315
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2098115A Pending JPH03294824A (en) | 1990-04-13 | 1990-04-13 | Active matrix type liquid crystal display element array |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03294824A (en) |
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- 1990-04-13 JP JP2098115A patent/JPH03294824A/en active Pending
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