KR100826986B1 - Method of manufacturing semiconductor device - Google Patents

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Abstract

A method for manufacturing a semiconductor device is provided to minimize a stress difference between a nitride layer for a hard mask and a tungsten layer for a hard mask by controlling the stress of the tungsten layer for a hard mask through power being applied during a deposition process. An interlayer dielectric is formed on a semiconductor substrate. A barrier metal for a bit line is formed on the interlayer dielectric. In order to prevent volcano phenomenon, a TiN layer as a glue layer is formed on the barrier metal for a bit line. A tungsten layer is formed on the glue layer to form a bit line. A nitride layer for a hard mask and a tungsten layer for a hard mask are sequentially deposited on the tungsten layer for a bit line to form a storage node contact plug. During the deposition of the nitride layer for a hard mask and the tungsten layer for a hard mask, DC(Direct current) power of 800 to 1200 W, preferably 1000 W, is applied to a target in a chamber unlike a conventional DC power of 3000 W.

Description

반도체 소자의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}Manufacturing method of semiconductor device {METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}

도 1 종래의 문제점을 도시한 사진.1 is a photograph showing a conventional problem.

도 2 및 도 3은 종래의 문제점을 설명하기 위해 도시한 단면도.2 and 3 are cross-sectional views illustrating a conventional problem.

도 4는 종래의 문제점을 도시한 사진.4 is a photograph showing a conventional problem.

도 5는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위해 도시한 단면도.5 is a cross-sectional view illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

도 6은 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위해 도시한 그래프.6 is a graph illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

도 7은 본 발명의 실시예에 따른 효과를 나타낸 사진.Figure 7 is a photograph showing the effect of the embodiment of the present invention.

본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 자세하게는, SPP(SNC Poly Plug) 브릿지를 방지할 수 있는 반도체 소자의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device that can prevent the SPP (SNC Poly Plug) bridge.

반도체 기판의 접합 영역(소오스/드레인 영역)과 같은 하부 도전층과 상부 도전층 사이의 전기적 연결은 통상 절연막 내에 형성된 콘택용 플러그에 의해 이루 어지는데, 반도체 소자의 고집적화가 진행됨에 따라, 상기 콘택용 플러그의 형성을 위한 공정 마진(Margin) 및 콘택 면적이 감소하고 있다. The electrical connection between the lower conductive layer and the upper conductive layer, such as the junction region (source / drain region) of the semiconductor substrate, is usually made by a contact plug formed in the insulating film. As the integration of the semiconductor device proceeds, Process margins and contact areas for the formation of plugs are decreasing.

이에, 상기 상부 도전층과 하부 도전층 간의 전기적 연결을 용이하게 하기 위한 다양한 공정 기술들이 제안되고 있으며, 주지된 바와 같이, 스토리지 노드 콘택을 이용한 캐패시터 및 비트라인과 소오스/드레인 영역간의 안정적이고 용이한 전기적 콘택을 위하여는 자기 정렬 콘택(Self Alinged Contact) 공정이 적용되고 있다. Accordingly, various process technologies for facilitating electrical connection between the upper conductive layer and the lower conductive layer have been proposed. As is well known, a stable and easy connection between a capacitor and a bit line and a source / drain region using storage node contacts is proposed. For electrical contact, a self-aligned contact process is applied.

상기와 같은 자기 정렬 콘택 공정을 이용한 스토리지 노드 콘택의 형성방법은, 디램 소자의 집적도가 높아짐에 따라 비트라인들 간의 거리가 줄어들면서, 종래의 홀(Hole) 타입으로 비트라인 간에 스토리지 노드 콘택을 형성하기 위한 노광 공정에 어려움이 커지고 있다. 따라서 이러한 문제점을 해결하기 위해 라인 타입 자기 정렬 콘택 공정이 개발되었다.In the method of forming a storage node contact using the self-aligned contact process as described above, the distance between the bit lines decreases as the degree of integration of the DRAM device increases, forming a storage node contact between the bit lines in a conventional hole type. Difficulties are increasing in the exposure process for this purpose. Therefore, a line type self-aligned contact process has been developed to solve this problem.

상기의 자기 정렬 콘택 공정은 콘택 형성이 요구되는 부분의 게이트들 및 이들 사이의 소오스/드레인 영역을 동시에 노출시키는 콘택홀을 형성한 후, 상기 콘택홀이 매립되도록 플러그용 도전막을 증착하고, 연이어, 플러그용 도전막에 대한 CMP(Chemical Mechanical Polishing) 공정을 수행하여 랜딩 플러그(Landing Plug)를 형성하고, 그런 다음, 상기 랜딩 플러그들과 콘택되도록 비트라인 및 캐패시터를 형성하는 방식으로 진행된다. In the self-aligned contact process, a contact hole for simultaneously exposing the gates and the source / drain regions therebetween of the portion requiring contact formation is formed, and then a plug conductive film is deposited so that the contact hole is filled. CMP (Chemical Mechanical Polishing) process for the plug conductive film to form a landing plug (Landing Plug), and then proceeds to form a bit line and a capacitor to be in contact with the landing plugs.

이때, 상기 비트라인은 비트라인용 콘택 플러그에 의해 드레인 영역 상에 형성된 랜딩 플러그와 연결되고, 캐패시터는 스토리지 노드 콘택 플러그에 의해 소오 스 영역 상에 형성된 랜딩 플러그와 연결된다. In this case, the bit line is connected to the landing plug formed on the drain region by the contact plug for the bit line, and the capacitor is connected to the landing plug formed on the source region by the storage node contact plug.

한편, 상기와 같은 라인 타입 자기 정렬 콘택 공정을 이용한 스토리지 노드 콘택 형성을 위한 식각공정 시에 상기 비트라인에 손상이 가지 않도록 하드마스크 로서 질화막을 사용하나, 상기 질화막 만으로는 충분한 식각 베리어의 역할을 충분히 수행할 수 없기 때문에 하드마스크용 텅스텐막을 추가로 증착하여 식각 마진을 확보하고 있다.Meanwhile, a nitride film is used as a hard mask to prevent damage to the bit line during an etching process for forming a storage node contact using the line type self-aligned contact process as described above, but the nitride film alone performs a sufficient etching barrier. Since it is impossible to do so, an additional etching of hard tungsten film is performed to secure an etching margin.

그러나, 자세하게 도시하고 설명하지는 않았지만 상기와 같이 텅스텐막을 증착하여 하드마스크로 사용하는 방법은, 상기 비트라인용 텅스텐막이 갖는 강한 인장력 스트레스를 보상해주기 위해서 하드마스크 질화막 및 텅스텐막에서 강한 압축력의 스트레스를 가져야 하지만 상기 하드마스크 텅스텐막 및 히드마스크질화막 간의 스트레스의 균형이 맞지 않아 상기 비트라인용 텅스텐막 인장력의 스트레스를 상쇄시키지 못하게 된다.However, although not shown and described in detail, a method of depositing a tungsten film as a hard mask as described above should have a strong compressive stress in the hard mask nitride film and the tungsten film to compensate for the strong tensile stress of the tungsten film for bit line. However, the balance of stress between the hard mask tungsten film and the hard mask nitride film is not balanced so that the stress of the tungsten film tensile force for the bit line cannot be canceled out.

따라서, 하드마스크용 텅스텐막 증착 후, 상기와 같은 강한 비트라인용 텅스텐막의 스트레스로 인하여 도 1에 도시된 바와 같이 상기 하드마스크 텅스텐 막 부분에 필링(peeling)이 발생하게 된다.Therefore, after deposition of the hard mask tungsten film, peeling occurs in the hard mask tungsten film portion as shown in FIG. 1 due to the stress of the strong bit line tungsten film.

한편, 도 2에 도시된 바와 같이 상기 인장력을 갖는 비트라인 텅스텐막, 압축력을 갖는 하드마스크 질화막 및 인장력을 갖는 하드마스크 텅스텐막 들의 상기 각 스트레스는 후속의 열공정 및 클리닝 공정을 거치면서 도 3에 도시된 바와 같이 각각 강한 압축력, 약한 인장력 및 강한 압축력의 스트레스로 바뀌게 되어 상기 막들의 필름의 계면이 취약해지게 됨에 따라 도 4에 도시된 바와 같이 SPP(SNC Poly Plug) 브릿지(bridge)를 유발하게 된다. Meanwhile, as shown in FIG. 2, each of the stresses of the bit line tungsten film having the tensile force, the hard mask nitride film having the compressive force, and the hard mask tungsten film having the tensile force is shown in FIG. 3 through a subsequent thermal process and a cleaning process. As shown in FIG. 4, the films are changed into stresses of strong compressive force, weak tensile force, and strong compressive force, so that the interfaces of the films of the films become weak, causing the SPP (SNC Poly Plug) bridge as shown in FIG. 4. do.

따라서, 본 발명은 비트라인을 형성하기 위한 하드마스크 텅스텐막의 필링(peeling)을 방지할 수 있는 반도체 소자의 제조방법을 제공한다.Accordingly, the present invention provides a method of manufacturing a semiconductor device capable of preventing peeling of a hard mask tungsten film for forming a bit line.

또한, 본 발명은 상기와 같이 하드마스크 텅스텐막의 필링을 방지하여 SPP(SNC Poly Plug) 브릿지(bridge)의 유발을 방지할 수 있는 반도체 소자의 제조방법을 제공한다.In addition, the present invention provides a method of manufacturing a semiconductor device that can prevent the occurrence of the SPP (SNC Poly Plug) bridge by preventing the filling of the hard mask tungsten film as described above.

본 발명에 따른 반도체 소자의 제조방법은, 비트라인 물질로서 텅스텐을 적용하고, 비트라인 하드마스크 물질로서 질화막과 텅스텐막의 적층막을 적용하는 반도체 소자의 제조방법으로서, 상기 하드마스크용 텅스텐막은 PVD(physical vapor seposition) 공정에 따라 챔버의 타겟에 가해지는 DC 파워를 800∼1200W로 하여 형성한다.The method of manufacturing a semiconductor device according to the present invention is a method of manufacturing a semiconductor device in which tungsten is applied as a bit line material and a nitride film and a tungsten film are laminated as a bit line hard mask material, wherein the tungsten film for hard mask is PVD (physical). According to the vapor seposition process, the DC power applied to the target of the chamber is set to 800 to 1200W.

상기 DC 파워는 1000W로 하는 것을 특징으로 한다.The DC power is characterized in that 1000W.

상기 하드마스크용 텅스텐막은 스퍼터링 방식으로 형성한다.The tungsten film for hard mask is formed by sputtering.

(실시예)(Example)

이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명은, 비트라인 및 하부구조물이 형성된 반도체 기판 상에 스토리지 노드 콘택 플러그 하드마스크로써 질화막 및 텅스텐 막을 증착시, 상기 하드마스크용 텅스텐 막의 증착 조건을 주지된 종래 공지기술의 그것과 다르게 조절하여 증착한다. In the present invention, when depositing a nitride film and a tungsten film as a storage node contact plug hard mask on a semiconductor substrate on which a bit line and a substructure are formed, the deposition conditions of the tungsten film for hard mask are controlled to be different from those of the known art. do.

이렇게 하면, 상기 하드마스크용 텅스텐 막의 증착 조건을 조절함으로써, 그에 따른 상기 하드마스크용 텅스텐막의 스트레스를 용이하게 조절할 수 있다.In this case, by adjusting the deposition conditions of the hard mask tungsten film, it is possible to easily control the stress of the tungsten film for hard mask accordingly.

따라서, 상기와 같이 하드마스크용 텅스텐막의 스트레스를 용이하게 조절함으로써, 비트라인용 텅스텐막, 하드마스크 질화막 및 하드마스크 텅스텐막 간의 스트레스 차이를 최소화시킬 수 있어, 그에 따른 상기 비트라인용 텅스텐막의 강한 인장력의 스트레스에 의해 발생하는 하드마스크 텅스텐막의 필링(peeling)을 방지할 수 있다.Therefore, by easily adjusting the stress of the tungsten film for hard mask as described above, it is possible to minimize the stress difference between the tungsten film for the bit line, the hard mask nitride film and the hard mask tungsten film, accordingly the strong tensile force of the tungsten film for bit line Peeling of the hard mask tungsten film caused by stress can be prevented.

그 결과, 상기와 같은 하드마스크 텅스텐막의 필링을 방지함으로써, 그에 따라 하드마스크 텅스텐막 증착 후, 후속의 열 공정 및 세정 공정에서 발생한 각 막들의 스트레스 변화에 따른 SPP(SNC Poly Plug) 브릿지(bridge)의 발생을 방지할 수 있다.As a result, by avoiding the filling of the hard mask tungsten film as described above, SPP (SNC Poly Plug) bridge according to the stress change of each film generated in the subsequent thermal process and cleaning process after deposition of the hard mask tungsten film Can be prevented.

자세하게, 도 5는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 순서도로서, 이를 설명하면 다음과 같다.In detail, FIG. 5 is a flowchart illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

소자분리막 및 게이트 등과 같은 하부구조물이 형성된 반도체 기판 상에 층간절연막을 형성하고, 상기 층간절연막 상에 Ti/TiN막과 같은 물질로 이루어진 비트라인용 베리어 메탈을 형성한다.An interlayer insulating film is formed on a semiconductor substrate on which lower structures such as an isolation layer and a gate are formed, and a barrier metal for bit lines made of a material such as a Ti / TiN film is formed on the interlayer insulating film.

그런다음, 상기 비트라인용 베리어 메탈 상에 후속의 비트라인용 텅스텐막 형성시 사용되는 육불화텅스텐(WF6) 가스와 티타늄 질화막의 결합에 의해 발생하는 볼케이노 현상을 방지하기 위하여 글루(glue) 층으로서 TiN막을 형성한다.Then, as a glue layer to prevent the volcano phenomenon caused by the combination of the tungsten hexafluoride (WF6) gas and the titanium nitride film used in the subsequent formation of the tungsten film for the bit line on the bit line barrier metal. A TiN film is formed.

이어서, 상기 TiN막과 같은 물질로 이루어진 글루층 상에 비트라인용 텅스텐막을 형성하여, 상기 비트라인 베리어 메탈 Ti/TiN막, TiN막 및 비트라인용 텅스텐막의 적층 구조로 이루어진 비트라인을 형성한다.Subsequently, a tungsten film for bit lines is formed on a glue layer made of the same material as the TiN film, thereby forming a bit line having a stacked structure of the bit line barrier metal Ti / TiN film, a TiN film, and a tungsten film for bit lines.

계속해서, 상기 비트라인용 텅스텐막 상에 스토리지 노드 콘택 플러그를 형성하기 위한 하드마스크로써, 하드마스크용 질화막 및 하드마스크용 텅스텐막을 차례로 증착한다.Subsequently, as a hard mask for forming a storage node contact plug on the bit line tungsten film, a hard mask nitride film and a hard mask tungsten film are sequentially deposited.

여기서, 상기 하드마스크용 텅스텐막의 증착은 챔버의 타겟에 가해지는 DC 파워를 3000W로 하여 증착하는 종래의 방법과 달리, 챔버의 타겟에 가해지는 DC 파워를 800∼1200W 정도의 조건으로 하여, 예컨대 1000W 정도의 DC 파워의 조건으로 증착하도록 한다.Here, the deposition of the hard mask tungsten film is different from the conventional method of depositing DC power applied to the target of the chamber at 3000W, and the DC power applied to the target of the chamber is about 800 to 1200W, for example, 1000W. The deposition is performed under conditions of a degree of DC power.

이 경우, 상기 하드마스크용 텅스텐 막의 증착 조건을 종래의 그것과 달리 1000W로 조절하여 증착함으로써, 그에 따른 상기 하드마스크용 텅스텐막의 스트레스를 용이하게 조절할 수 있다.In this case, it is possible to easily control the stress of the tungsten film for hard mask by adjusting the deposition conditions of the tungsten film for hard mask to 1000W, unlike the conventional one.

따라서, 상기와 같이 하드마스크용 텅스텐막의 스트레스를 용이하게 조절함으로써, 비트라인용 텅스텐막, 하드마스크 질화막 및 하드마스크 텅스텐막 간의 스트레스 차이를 최소화시킬 수 있어, 그에 따른 상기 비트라인용 텅스텐막의 강한 인장력의 스트레스에 의해 발생하는 하드마스크 텅스텐막의 필링(peeling)을 방지할 수 있다.Therefore, by easily adjusting the stress of the tungsten film for hard mask as described above, it is possible to minimize the stress difference between the tungsten film for the bit line, the hard mask nitride film and the hard mask tungsten film, accordingly the strong tensile force of the tungsten film for bit line Peeling of the hard mask tungsten film caused by stress can be prevented.

그 결과, 상기와 같은 하드마스크 텅스텐막의 필링을 방지함으로써, 그에 따 른 후속의 열 공정 및 세정 공정에서 SPP(SNC Poly Plug) 브릿지(bridge)의 발생을 방지할 수 있다.As a result, the filling of the hard mask tungsten film as described above can be prevented, so that generation of an SPP (SNC Poly Plug) bridge can be prevented in subsequent thermal and cleaning processes.

도 6은 DC 파워의 조절에 따른 온도 및 스트레스 변화를 도시한 그래프로서, 도시된 바와 같이, 3000W의 DC 파워로 하드마스크 텅스텐막을 증착하였을 경우에는 낮은 온도에서는 1000W의 DC 파워로 하드마스크 텅스텐막을 증착하는 경우보다 스트레스가 더 낮지만, 열 공정을 거치면서 온도가 상승하고, 다시 세정 공정을 수행하여 온도가 감소할 경우에는 1000W의 DC 파워로 하드마스크 텅스텐막을 증착하는 경우에 스트레스가 더 낮게 형성되는 것을 확인할 수 있다.FIG. 6 is a graph illustrating changes in temperature and stress according to adjustment of DC power. As shown in FIG. 6, when the hard mask tungsten film is deposited at 3000 W DC power, the hard mask tungsten film is deposited at 1000 W DC power at low temperature. When the stress is lower than that of the case, but the temperature rises through the thermal process, and the temperature is decreased by the cleaning process, the stress is lowered when the hard mask tungsten film is deposited at a DC power of 1000 W. You can see that.

따라서, 상기와 같이 1000W의 DC 파워로 하드마스크 텅스텐막을 증착함으로써, 후속의 열 공정 및 세정 공정 후 도 7에 도시된 바와 같이 SPP 브릿지의 발생을 방지하면서도 스트로지 노드 콘택을 형성할 수 있다.Thus, by depositing the hard mask tungsten film at a DC power of 1000 W as described above, as shown in FIG. 7 after the subsequent thermal process and cleaning process, it is possible to form the straw node contact while preventing the generation of the SPP bridge.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.

이상에서와 같이 본 발명은, 하드마스크용 텅스텐 막의 증착 조건을 조절함으로써, 그에 따른 상기 하드마스크용 텅스텐막의 스트레스를 용이하게 조절할 수 있다.As described above, the present invention can easily control the stress of the tungsten film for hard mask by adjusting the deposition conditions of the tungsten film for hard mask.

따라서, 본 발명은 상기와 같이 하드마스크용 텅스텐막의 스트레스를 용이하 게 조절함으로써, 비트라인용 텅스텐막, 하드마스크 질화막 및 하드마스크 텅스텐막 간의 스트레스 차이를 최소화시킬 수 있어, 그에 따른 상기 비트라인용 텅스텐막의 강한 인장력의 스트레스에 의해 발생하는 하드마스크 텅스텐막의 필링(peeling)을 방지할 수 있다.Therefore, the present invention can easily control the stress of the tungsten film for hard masks as described above, thereby minimizing the stress difference between the tungsten film for the bit line, the hard mask nitride film and the hard mask tungsten film, accordingly the bit line Peeling of the hard mask tungsten film caused by the stress of the strong tensile force of the tungsten film can be prevented.

그 결과, 본 발명은 상기와 같은 하드마스크 텅스텐막의 필링을 방지함으로써, 그에 따라 하드마스크 텅스텐막 증착 후, 후속의 열 공정 및 세정 공정에서 발생한 각 막들의 스트레스 변화에 따른 SPP(SNC Poly Plug) 브릿지(bridge)의 발생을 방지할 수 있다.As a result, the present invention prevents the filling of the hard mask tungsten film as described above, and accordingly, SPP (SNC Poly Plug) bridge according to the stress change of each film generated in the subsequent thermal process and cleaning process after the hard mask tungsten film is deposited. It is possible to prevent the occurrence of bridges.

Claims (3)

비트라인 물질로서 텅스텐을 적용하고, 비트라인 하드마스크 물질로서 질화막과 텅스텐막의 적층막을 적용하는 반도체 소자의 제조방법으로서, A method of manufacturing a semiconductor device in which tungsten is applied as a bit line material and a laminated film of a nitride film and a tungsten film is applied as a bit line hard mask material, 상기 하드마스크용 텅스텐막은 PVD(physical vapor seposition) 공정에 따라 챔버의 타겟에 가해지는 DC 파워를 800∼1200W로 하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.The hard mask tungsten film is a method of manufacturing a semiconductor device, characterized in that the DC power applied to the target of the chamber to 800 ~ 1200W according to the physical vapor deposition (PVD) process. 제 1 항에 있어서,The method of claim 1, 상기 DC 파워는 1000W로 하는 것을 특징으로 하는 반도체 소자의 제조방법.The DC power is a manufacturing method of a semiconductor device, characterized in that 1000W. 제 1 항에 있어서,The method of claim 1, 상기 하드마스크용 텅스텐막은 스퍼터링 방식으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.The hard mask tungsten film is a semiconductor device manufacturing method, characterized in that formed by the sputtering method.
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KR20040001478A (en) 2002-06-28 2004-01-07 주식회사 하이닉스반도체 Method of forming metal wiring
KR20050039166A (en) 2003-10-24 2005-04-29 주식회사 하이닉스반도체 Gate electrode in semiconductor device and fabricating method thereof
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KR20060100856A (en) 2005-03-18 2006-09-21 주식회사 하이닉스반도체 Semiconductor with double hard-mask and therefor manufacturing method

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