KR100790451B1 - Method of manufacturing semiconductor device - Google Patents
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Abstract
Description
도 1은 종래의 문제점을 도시한 단면도.1 is a cross-sectional view showing a conventional problem.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.2A through 2E are cross-sectional views of processes for describing a method of manufacturing a semiconductor device, according to an embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
210: 반도체기판 220: 게이트 절연막210: semiconductor substrate 220: gate insulating film
230a: 실리콘 씨드층 230b: 비정질 실리콘층230a:
240: 확산방지막 250: 게이트 금속막240: diffusion barrier 250: gate metal film
260: 게이트 하드마스크막 270: 게이트260: gate hard mask layer 270: gate
280: 접합영역280: junction area
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 게이트의 전극 물질 형성시 발생된 균열의 이동을 방지할 수 있는 반도체 소자의 제조방법을 개시한다. The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a semiconductor device that can prevent the movement of cracks generated when forming the electrode material of the gate.
최근, 개발되고 있는 반도체 소자의 디자인 룰(design rule)이 감소됨에 따 라 그에 대응해서 채널 길이도 감소되고 있는 실정이다. 그 결과, 특정한 소자에서 요구하는 문턱전압(Vt) 타겟을 구현함에 있어서 공정 및 소자적으로 기존의 평면 트랜지스터 구조로는 그 한계에 부딪히고 있다.Recently, as the design rule of the semiconductor device being developed is reduced, the channel length is correspondingly reduced. As a result, in realizing the threshold voltage (Vt) target required by a specific device, the conventional planar transistor structure in terms of process and device is facing its limitations.
그 결과, 특정한 소자에서 요구하는 리프레쉬(refresh)의 특성을 향상시키기 위해서 3차원 구조의 게이트(Gate)를 갖는 트랜지스터, 즉, 반도체기판을 식각(recess)해서 유(Ｕ) 타입 또는 벌브(bulb) 타입의 홈을 형성한 후, 상기 형 홈 상에 게이트(이하, 리세스 게이트)가 형성되는 구조의 트랜지스터에 대한 연구가 활발히 진행되고 있다. As a result, a transistor having a three-dimensional gate, that is, a semiconductor substrate is etched in order to improve the refresh characteristics required by a specific device, so that the semiconductor substrate is etched to form a fluid type or a bulb. After the formation of the type grooves, research is being actively conducted on transistors having a structure in which a gate (hereinafter, referred to as a recess gate) is formed on the type grooves.
상기와 같은 리세스 게이트는, 식각된 기판 부분을 채널로 사용함으로서, 채널 길이를 확보할 수 있기 때문에 전형적인 평면 게이트에 비해 유효 채널 길이(effective channel length)를 증가시킬 수 있으므로 기판의 도핑 농도를 줄일 수 있어 소자의 리프레쉬 특성을 향상시키는 장점을 가지고 있다.Such a recess gate reduces the doping concentration of the substrate since the channel length can be secured by using the etched substrate portion as a channel, thereby increasing the effective channel length compared to a typical planar gate. It has the advantage of improving the refresh characteristics of the device.
일반적으로 사용되는 게이트 전극 물질은 비정질 실리콘막을 사용하게 되는데, 그 이유는, 큰 결정화를 갖는 실리콘막은 식각 공정시 식각이 제대로 이루어지지 않게 되며, 잔류성 결함(residue defect), 또는, 스텝 커버리지(step coverage)의 문제, 그리고, 증착 장비의 파티클(particle) 발생율 증가의 문제점을 안고 있기 때문이다.In general, the gate electrode material used is an amorphous silicon film. The reason is that a silicon film having a large crystallization may not be etched properly during an etching process, and thus may have residual defects or step coverage. This is because there is a problem of increasing the particle generation rate of the deposition equipment.
한편, 종래의 리세스 게이트는, 그 구조 특성상, 게이트 전극 물질인 비정질 실리콘막 증착시, 상기 홈 내에 실리콘막이 완전히 증착되지 않아 상기 홈 내에 균열(seam)이 발생하게 된다.On the other hand, in the conventional recess gate, when the amorphous silicon film, which is a gate electrode material, is deposited due to its structural characteristics, a silicon film is not completely deposited in the groove, so that a crack occurs in the groove.
이와 같이, 홈 내에 발생된 균열은, 후속의 열 공정 진행시, 게이트 산화막(120)으로 이동하여 게이트 산화막(120)과 실리콘막 사이에 위치하게 되는데, 이는, 소자 페일(fail)의 원인이 되고 있다.As such, the cracks generated in the grooves are moved to the gate oxide film 120 and positioned between the gate oxide film 120 and the silicon film during the subsequent thermal process, which causes device failure. have.
다시말하면, 접합영역을 형성하기 위한 이온주입을 진행하고 나서, 이온의 활성화를 위한 열 공정을 진행하게 되는데, 이때, 상기 비정질 실리콘막(130)이 결정화됨에 따라 실리콘 원자가 이동하여 실리콘 그레인(grain)이 성장하게 되면서, 홈(H) 내에 발생된 균열은 실리콘의 두께가 낮은 부분의 게이트 산화막(120)으로 이동하게 되어 게이트와 실리콘막 사이에 위치하게 된다.In other words, the ion implantation is performed to form the junction region, and then a thermal process is performed to activate the ions. At this time, as the amorphous silicon film 130 is crystallized, silicon atoms move to form silicon grains. As the growth occurs, the cracks generated in the grooves H are moved to the gate oxide film 120 in the portion where the thickness of the silicon is low, and is located between the gate and the silicon film.
이러한, 열 공정에 의한 균열의 이동은 소자의 동작시 누설전류(leakage current)를 유발시키거나, 문턱전압(threshold voltage)의 제어를 방해하여 소자의 신뢰성 및 동작에 치명적인 영향을 주고 있다. The movement of the cracks due to the thermal process causes leakage current during operation of the device, or disturbs the control of the threshold voltage, thereby having a fatal effect on the reliability and operation of the device.
도 1에서 미설명된 도면 부호 110은 반도체기판을, 150은 게이트 금속막을, 160은 게이트 하드마스크막, 170은 리세스 게이트를 각각 나타낸다.In FIG. 1,
본 발명은 고온의 열 공정으로 인한 균열 이동 현상을 방지할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.An object of the present invention is to provide a method for manufacturing a semiconductor device that can prevent the crack movement phenomenon due to the high temperature thermal process.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 반도체기판을 식각하여 게이트 형성 영역을 한정하는 홈을 형성하는 단계; 상기 홈을 포함한 기판 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 균일한 두께로 결정화된 실 리콘 씨드층을 형성하는 단계; 상기 홈이 완전히 매립되도록 상기 결정화된 실리콘 씨드층 상에 비정질 실리콘층을 형성하는 단계; 상기 비정질 실리콘층 상에 게이트 하드마스크막을 형성하는 단계; 및 상기 게이트 하드마스크막과 비정질 실리콘층 및 결정화된 실리콘 씨드층, 그리고, 상기 게이트 절연막을 식각하여 상기 홈 상에 리세스 게이트를 형성하는 단계;를 포함하는 반도체 소자의 제조방법을 제공한다.In order to achieve the above object, the present invention comprises the steps of etching the semiconductor substrate to form a groove defining a gate formation region; Forming a gate insulating film on the substrate including the groove; Forming a silicon seed layer crystallized to a uniform thickness on the gate insulating film; Forming an amorphous silicon layer on the crystallized silicon seed layer such that the groove is completely embedded; Forming a gate hard mask film on the amorphous silicon layer; And etching the gate hard mask layer, the amorphous silicon layer, the crystallized silicon seed layer, and the gate insulating layer to form a recess gate on the groove.
여기서, 상기 홈은 유(Ｕ) 타입, 또는, 벌브(bulb) 타입으로 형성하는 것을 포함한다.In this case, the groove includes an oil type or a bulb type.
상기 게이트 절연막은 단일막 또는 이중막으로 형성하는 것을 포함한다.The gate insulating film includes a single film or a double film.
상기 결정화된 실리콘 씨드층은 비도핑된 실리콘, 또는, 저농도로 도핑된 실리콘으로 형성하는 것을 포함한다.The crystallized silicon seed layer includes forming undoped silicon, or lightly doped silicon.
상기 결정화된 실리콘 씨드층은 10∼1000sccm의 유량을 갖는 SiH4 또는 Si2H6 의 소오스 가스를 플로우하면서 형성하는 것을 포함한다.The crystallized silicon seed layer includes forming a source gas of SiH 4 or Si 2 H 6 having a flow rate of 10 to 1000 sccm.
상기 결정화된 실리콘 씨드층은 500∼650℃의 온도에서 형성하는 것을 포함한다.The crystallized silicon seed layer includes forming at a temperature of 500 ~ 650 ℃.
상기 결정화된 실리콘 씨드층은 1∼500mTorr의 압력에서 형성하는 것을 포함한다.The crystallized silicon seed layer includes forming at a pressure of 1 to 500 mTorr.
상기 결정화된 실리콘 씨드층은 20∼300Å 두께로 형성하는 것을 포함한다.The crystallized silicon seed layer may be formed to a thickness of 20 ~ 300Å.
상기 결정화된 실리콘 씨드층 및 비정질 실리콘층은 인-시튜로 형성하는 것을 포함한다.The crystallized silicon seed layer and the amorphous silicon layer include forming in-situ.
상기 비정질 실리콘층을 형성하는 단계 후, 상기 게이트 하드마스크막을 형성하는 단계 전,After forming the amorphous silicon layer, before forming the gate hard mask film,
상기 비정질 실리콘층 상에 확산방지막과 게이트 금속막을 형성하는 단계;를 더 포함한다.And forming a diffusion barrier layer and a gate metal layer on the amorphous silicon layer.
상기 확산방지막은 티타늄막, 티타늄질화막, 텅스텐질화막, 텅스텐실리사이드막 중에서 어느 하나의 막으로 형성하는 것을 포함한다.The diffusion barrier includes forming one of a titanium film, a titanium nitride film, a tungsten nitride film, and a tungsten silicide film.
(실시예)(Example)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
먼저, 본 발명의 기술적 원리를 설명하면, 본 발명은 홈이 구비된 반도체기판 상에 게이트 전극 물질을 형성하되, 상기 홈의 전면 상에 균일한 두께로 결정성을 갖는 실리콘 씨드층을 형성한 후, 상기 홈이 매립되도록 상기 결정화된 실리콘 씨드층 상에 비정질 실리콘층을 형성한다.First, the technical principle of the present invention, the present invention is to form a gate electrode material on the semiconductor substrate provided with a groove, after forming a silicon seed layer having a crystallinity with a uniform thickness on the entire surface of the groove The amorphous silicon layer is formed on the crystallized silicon seed layer to fill the groove.
이렇게 하면, 후속의 고온 열 공정 진행시, 상기 결정화된 실리콘 씨드층에서부터 그레인(grain)이 성장됨에 따라 홈 내에 발생된 균열의 이동은 억제가 되면서 게이트 절연막과 균열이 서로 만나지 않게 된다.In this way, as the grain grows from the crystallized silicon seed layer during the subsequent high temperature thermal process, the movement of the cracks generated in the grooves is suppressed while the gate insulating film and the cracks do not meet each other.
따라서, 본 발명은 결정화된 실리콘 씨드층으로 인해 고온 열 공정에 의해 실리콘의 결정화에 의한 균열의 이동 현상을 억제할 수 있어 소자의 동작시 누설전류의 유발 및 소자 페일(fail)을 방지할 수 있게 된다.Therefore, the present invention can suppress the movement of cracks due to the crystallization of silicon by the high temperature thermal process due to the crystallized silicon seed layer to prevent the leakage current and device fail during operation of the device do.
자세하게, 도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다. 2A to 2E are cross-sectional views illustrating processes for manufacturing a semiconductor device according to an embodiment of the present invention, which will be described below.
도 2a을 참조하면, 반도체기판(210)을 식각하여 게이트 형성 영역을 한정하는 홈(H)을 형성한다.Referring to FIG. 2A, the
이때, 상기 홈(H)은 유 타입(Ｕ type) 타입, 또는, 벌브(bulb type) 타입의 프로파일을 갖도록 형성한다.In this case, the groove (H) is formed to have a profile of the type (유 type), or bulb (bulb type) type.
한편, 본 발명의 실시예에서는 벌브 타입의 홈에 대해 도시하고 설명하기로 한다.On the other hand, in the embodiment of the present invention will be shown and described for the bulb type groove.
그런다음, 상기 홈(H)을 포함한 기판 상에 게이트 절연막(220)을 형성하되, 단일막(single gate oxide layer) 또는 이중막(dual gate oxide layer)으로 형성하도록 한다.Then, the
도 2b를 참조하면, 상기 게이트 절연막(220) 상에 균일한 두께로 미세 결정화된 실리콘 씨드층(seed layer,230)을 형성한다.Referring to FIG. 2B, a silicon seed layer 230 that is microcrystallized to a uniform thickness is formed on the
이때, 상기 결정화된 실리콘 씨드층(230)은 500∼650℃의 온도 및 1∼500mTorr의 저압력, 바람직하게는, 550∼580℃의 온도 및 50∼300mTorr의 저압력인 조건하에 10∼1000sccm의 유량을 갖는 SiH4 또는 Si2H6 의 소오스 가스를 플로우(flow)하면서 비도핑된(undoped) 실리콘, 또는, 저농도로 도핑된 실리콘으로 20∼300Å 두께, 바람직하게는, 50∼100Å 두께를 갖도록 형성한다.At this time, the crystallized silicon seed layer 230 is 10 to 1000 sccm under the conditions of the temperature of 500 to 650 ℃ and low pressure of 1 to 500 mTorr, preferably, the temperature of 550 to 580 ℃ and low pressure of 50 to 300 mTorr 20 to 300 kPa thick, preferably 50 to 100 kPa thick with undoped silicon or low concentration doped silicon while flowing a source gas of SiH 4 or Si 2 H 6 having a flow rate Form.
도 2c를 참조하면, 상기 홈(H)이 완전히 매립되도록 상기 결정화된 실리콘 씨드층(230a) 상에 인-시튜(in-situ) 방식으로 비정질 실리콘층(230b)을 형성한다.Referring to FIG. 2C, an
이때, 상기 비정질 실리콘층(230b) 형성시, 상기 홈(H) 구조의 특징으로 인해 상기 홈 내에 균열(seam)이 발생하게 된다.At this time, when the
도 2d를 참조하면, 상기 비정질 실리콘층(230b) 상에 확산방지막(240)을 형성한다.Referring to FIG. 2D, a
이때, 상기 확산방지막(240)은 상기 비정질 실리콘층(230b)과 후속의 게이트 금속막간의 접착 특성 향상 및 저항 감소의 목적이며, 티타늄막(Ti막), 티타늄질화막(TiN막), 텅스텐질화막(WN막), 텅스텐실리사이드막(WSix막) 중에서 어느 하나의 막으로 형성으로 형성한다.At this time, the
그런다음, 상기 확산방지막(240) 상에 게이트 금속막(250) 및 게이트 하드마스크막(260)을 형성한다.Thereafter, a
이때, 상기 게이트 금속막(250)은 텅스텐실리사이드막(WSix막), 텅스텐막(W막), 텅스텐질화막(WN막), 티타늄질화막(TiN막) 및 루테늄막(Ru막) 중에서 어느 하나의 막으로 형성한다.In this case, the
도 2e를 참조하면, 상기 게이트 하드마스크막(260)과 게이트 금속막(250) 및 확산방지막(240), 그리고, 상기 비정질 실리콘층(230b)과 실리콘 씨드층(230a) 및 게이트 절연막(220)을 식각하여 상기 홈(H) 상에 리세스 게이트(270)를 형성한다.Referring to FIG. 2E, the gate
그런다음, 상기 게이트(270)가 형성된 기판에 대해 고농도 불순물 이온주입을 수행하여 상기 게이트(270) 양측의 기판 표면 내에 접합영역(280)을 형성한다.Thereafter, a high concentration of impurity ions are implanted into the substrate on which the
다음으로, 상기 접합영역이 형성된 기판 결과물에 대해 고온의 열 공정을 수행한다.Next, a high temperature thermal process is performed on the substrate product on which the junction region is formed.
이때, 상기 비정질 실리콘층(230b)은 고온의 열 공정으로 결정화를 갖게 된다.In this case, the
전술한 바와 같이, 본 발명은, 게이트 전극 물질로 결정화된 실리콘 씨드층을 사용함에 따라, 고온의 열 공정으로 인한 균열의 이동을 억제할 수 있다.As described above, the present invention can suppress the movement of cracks due to the high temperature thermal process by using the silicon seed layer crystallized from the gate electrode material.
구체적으로는, 고온의 열 공정시 상기 실리콘 씨드층(230a)에서 그레인(grain)이 성장됨에 따라, 이로 인해, 상기 고온의 열 공정으로 인한 균열의 이동은 억제되면서, 균열이 게이트 절연막과 만나지 않게 되므로, 균열에 이동에 의한 소자의 페일 유발을 방지할 수 있다.Specifically, as grain grows in the
이상, 본 발명의 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통사의 지식을 가진 자가 용이하게 알 수 있다. As described above and illustrated with respect to specific embodiments of the present invention, the present invention is not limited thereto, and the following claims are variously modified without departing from the spirit and scope of the present invention. And it can be readily appreciated by those skilled in the art that it can be modified.
이상에서와 같이, 본 발명은 게이트 물질로 결정화된 실리콘 씨드층을 사용함으로써, 상기 실리콘 씨드층으로 인해 홈 내에 발생된 균열의 이동을 억제할 수 있게 된다.As described above, the present invention can suppress the movement of cracks generated in the grooves due to the silicon seed layer by using the silicon seed layer crystallized from the gate material.
따라서, 본 발명은 고온의 열 공정에 의해 실리콘의 결정화에 의한 균열의 이동 현상을 억제함으로써, 소자의 동작시 누설전류의 유발 및 페일(fail)을 방지할 수 있게 된다.Accordingly, the present invention can suppress the movement of cracks due to the crystallization of silicon by a high temperature thermal process, thereby preventing the occurrence of leakage current and fail during operation of the device.
Claims (11)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060137201A KR100790451B1 (en) | 2006-12-28 | 2006-12-28 | Method of manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060137201A KR100790451B1 (en) | 2006-12-28 | 2006-12-28 | Method of manufacturing semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100790451B1 true KR100790451B1 (en) | 2008-01-03 |
Family
ID=39216272
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060137201A KR100790451B1 (en) | 2006-12-28 | 2006-12-28 | Method of manufacturing semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100790451B1 (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20050122110A (en) * | 2004-06-23 | 2005-12-28 | 주식회사 하이닉스반도체 | Method for forming gate of semiconductor device |
| KR100772715B1 (en) | 2006-09-29 | 2007-11-02 | 주식회사 하이닉스반도체 | Transistor with bulb type recessed channel and method for manufacturing the same |
-
2006
- 2006-12-28 KR KR1020060137201A patent/KR100790451B1/en not_active IP Right Cessation
Patent Citations (2)
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|---|---|---|---|---|
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| KR100772715B1 (en) | 2006-09-29 | 2007-11-02 | 주식회사 하이닉스반도체 | Transistor with bulb type recessed channel and method for manufacturing the same |
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