KR101060770B1 - Semiconductor device manufacturing method - Google Patents
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Abstract
본 발명은 엘리베이티드 소스/드레인(Elevated Source/Drain, ESD) 공정이 적용된 반도체 장치에서 리프레시(Refresh) 특성이 열화되는 것을 방지할 수 있는 반도체 장치 제조방법에 관한 것으로, 이를 위한 본 발명의 반도체 장치 제조방법은, 기판상에 복수의 게이트를 형성하는 단계; 노출된 상기 기판상에 게이트재산화막을 형성하는 단계; 상기 게이트재산화막을 포함하는 구조물 전면에 스페이서절연막을 형성하는 단계; 상기 스페이서절연막을 일부 두께 식각하는 1차 식각단계; 잔류하는 상기 스페이서절연막 및 상기 게이트재산화막을 동시에 식각하여 상기 게이트 양측벽에 게이트스페이서를 형성함과 동시에 상기 게이트 사이의 상기 기판을 노출시키는 2차 식각단계 및 노출된 상기 기판 상에 에피택셜층을 형성하는 단계를 포함하고 있으며, 상술한 본 발명에 따르면, 스페이서 식각시 기판 손실을 최소화하여 엘리베이티드 소스/드레인 공정이 적용된 반도체 장치의 리프레시 특성이 열화되는 것을 방지할 수 있는 효과가 있다. The present invention relates to a method of manufacturing a semiconductor device capable of preventing degradation of refresh characteristics in a semiconductor device to which an elevated source / drain (ESD) process is applied. The manufacturing method includes forming a plurality of gates on a substrate; Forming a gate reoxidation film on the exposed substrate; Forming a spacer insulating film on the entire surface of the structure including the gate reoxidation film; A first etching step of etching a part of the spacer insulating layer; Forming a gate spacer on both sidewalls of the gate by simultaneously etching the remaining spacer insulating layer and the gate reoxidation layer and exposing the substrate between the gates and an epitaxial layer on the exposed substrate. In addition, according to the present invention, there is an effect of minimizing substrate loss during spacer etching to prevent deterioration of the refresh characteristics of the semiconductor device to which the elevated source / drain process is applied.
ESD, 리프레시, 리텐션타임 ESD, refresh, retention time
Description
본 발명은 반도체 장치의 제조 기술에 관한 것으로, 특히 엘리베이티드 소스/드레인(Elevated Source/Drain, ESD) 공정이 적용된 반도체 장치에서 리프레시(Refresh) 특성이 열화되는 것을 방지할 수 있는 반도체 장치 제조방법에 관한 것이다. BACKGROUND OF THE
50nm 이하의 디자인 룰(design rule)이 적용된 차세대 반도체 장치에서는 단채널효과(Short Channel Effect, SCE) 문제가 큰 이슈로 부각되고 있다. 이는 단채널효과로 인해 반도체 장치의 문턱전압(threshold voltage)이 급격히 감소하는 등 전체적으로 반도체 장치의 특성이 열화되는 문제점이 발생하기 때문이다. 이러한 단채널효과를 개선하기 위해 선택적 에피택셜 성장법(Selective Epitaxial Growth, SEG)을 이용한 엘리베이티드 소스/드레인(Elevated Source/Drain, ESD) 공정을 도입 및 적용하고 있다.The short channel effect (SCE) problem is emerging as a big issue in the next-generation semiconductor devices to which design rules of 50 nm or less are applied. This is because the short-channel effect causes a problem that the characteristics of the semiconductor device deteriorate as a whole, such as a sudden decrease in the threshold voltage of the semiconductor device. In order to improve the short channel effect, an Elevated Source / Drain (ESD) process using Selective Epitaxial Growth (SEG) is introduced and applied.
엘리베이티드 소스/드레인(ESD) 공정은 선택적 에피택셜 성장법(SEG)을 사용 하여 에피택셜층을 셀영역 및 주변회로영역의 기판 상에 일정 두께로 성장시킨 후, 이온주입공정(Ion Implantation) 공정을 이용하여 셀영역 및 주변회로영역의 소스 및 드레인영역을 에피택셜층에 형성시키는 공정으로, 반도체 장치의 집적도가 증가함에 따른 단채널효과에 기인한 문제점 및 콘택저항 감소를 주된 목표로 하고 있다. Elevated source / drain (ESD) processes use an epitaxial growth method (SEG) to grow epitaxial layers on a substrate in the cell region and the peripheral circuit region to a predetermined thickness, followed by an ion implantation process. The process of forming the source and drain regions of the cell region and the peripheral circuit region in the epitaxial layer by using the present invention aims at reducing the contact resistance and the problems caused by the short channel effect as the degree of integration of semiconductor devices increases.
그러나, DRAM 장치를 제조함에 있어서 상술한 두 가지의 문제점을 해결하기 이전에 기본적으로 해결해야 할 문제는 DRAM 장치에서 반드시 필요한 리프레시(Refresh) 특성 특히, 리텐션타임(Retention Time, tREF) 확보에 관한 문제이다. However, prior to solving the above two problems in manufacturing a DRAM device, the basic problem to be solved is the refresh characteristics necessary for the DRAM device, in particular, the retention time (tREF) It is a problem.
도 1a 내지 도 1c는 종래기술에 따른 엘리베이티드 소스/드레인 공정을 사용하는 반도체 장치의 제조방법을 도시한 공정단면도이고, 도 2는 종래기술에 따른 반도체 장치의 단면이미지이다. 1A to 1C are cross-sectional views illustrating a method of manufacturing a semiconductor device using an elevation source / drain process according to the prior art, and FIG. 2 is a cross-sectional image of the semiconductor device according to the prior art.
도 1a에 도시된 바와 같이, 기판(101) 상에 게이트(105)를 형성한다. 게이트(105)는 게이트절연막(102), 게이트전극(103) 및 게이트하드마스크막(104)이 적층된 적층구조물일 수 있다. 이때, 게이트전극(103)은 폴리실리콘전극(103A)과 텅스텐전극(103B)이 적층된 적층구조일 수 있다. As shown in FIG. 1A, a
다음으로, 게이트 재산화(Gate Reoxidation)를 실시하여 노출된 폴리실리콘전극(103A)의 측벽 및 기판(101) 상에 게이트재산화막(106)을 형성한 후, 게이트재산화막(106)을 포함하는 구조물 전면에 스페이서절연막(107)을 형성한다. Next, a
도 1b에 도시된 바와 같이, 스페이서절연막(107) 및 게이트재산화막(106)을 한번에 식각하는 전면식각공정을 실시하여 게이트(105) 양측벽에 게이트스페이 서(109)를 형성함과 동시에 게이트(105) 사이의 기판(101)을 노출시킨다. 이때, 게이트스페이서(109)는 식각된 스페이서절연막(107A)과 게이트재산화막(106A)으로 이루어진다.As shown in FIG. 1B, the
도 1c에 도시된 바와 같이, 선택적 에피택셜 성장법을 사용하여 노출된 기판(101) 상에 에피택셜층(108)을 형성한다. As shown in FIG. 1C, the
하지만, 종래기술은 도 1c 및 도 2의 'X' 영역과 같이, 게이트스페이서(109)를 형성하기 위한 식각공정시 노출된 기판(101)이 일부 손실(또는 손상)된다. 이때, 손실되는 기판(101)의 깊이(H)는 기판(101) 상부면을 기준으로 적어도 150Å이상, 구체적으로 150Å ~ 200Å 범위를 갖는다. 이러한 기판(101) 손실로 인해 반도체 장치의 리프레시 특성이 열화되는 문제점이 발생한다. 특히, 리텐션타임이 감소하는 문제점이 발생하며, 기판(101) 손실 깊이(H)가 증가할수록 리텐션타임은 더욱더 감소하는 문제점이 발생한다. However, in the prior art, as in the 'X' region of FIGS. 1C and 2, the exposed
결과적으로, 차세대 반도체 장치에서 단채널효과와 콘택저항 문제를 해결하기 위해 엘리베이티드 소스/드레인 공정을 적용하더라도, 리프레시 특성이 열화된다면 이는 양산에 적용할 수 없는 공정이므로 반드시 리프레시 특성이 열화되는 것을 방지할 수 있는 기술이 필요하다. As a result, even if the applied source / drain process is applied to solve the short channel effect and contact resistance problem in the next-generation semiconductor device, if the refresh characteristic is deteriorated, it is not applicable to mass production and thus the refresh characteristic is not necessarily deteriorated. You need the skills to do it.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 스페이서 식각공정시 기판 손실을 최소화할 수 있는 반도체 장치 제조방법을 제공하는데 그 목적이 있다. The present invention has been proposed to solve the above problems of the prior art, and an object of the present invention is to provide a method for manufacturing a semiconductor device that can minimize the substrate loss during the spacer etching process.
또한, 본 발명의 다른 목적은 엘리베이티드 소스/드레인 공정이 적용된 반도체 장치에서 리프레시 특성이 열화되는 것을 방지할 수 있는 반도체 장치 제조방법을 제공하는데 있다. In addition, another object of the present invention is to provide a semiconductor device manufacturing method capable of preventing the deterioration of refresh characteristics in a semiconductor device to which an elevated source / drain process is applied.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명의 반도체 장치 제조방법은, 기판상에 복수의 게이트를 형성하는 단계; 노출된 상기 기판상에 게이트재산화막을 형성하는 단계; 상기 게이트재산화막을 포함하는 구조물 전면에 스페이서절연막을 형성하는 단계; 상기 스페이서절연막을 일부 두께 식각하는 1차 식각단계; 잔류하는 상기 스페이서절연막 및 상기 게이트재산화막을 동시에 식각하여 상기 게이트 양측벽에 게이트스페이서를 형성함과 동시에 상기 게이트 사이의 상기 기판을 노출시키는 2차 식각단계 및 노출된 상기 기판 상에 에피택셜층을 형성하는 단계를 포함한다. According to one aspect of the present invention, a method of manufacturing a semiconductor device includes: forming a plurality of gates on a substrate; Forming a gate reoxidation film on the exposed substrate; Forming a spacer insulating film on the entire surface of the structure including the gate reoxidation film; A first etching step of etching a part of the spacer insulating layer; Forming a gate spacer on both sidewalls of the gate by simultaneously etching the remaining spacer insulating layer and the gate reoxidation layer and exposing the substrate between the gates and an epitaxial layer on the exposed substrate. Forming a step.
상기 1차 식각 및 상기 2차 식각은 인시튜로 진행할 수 있으며, 전면식각법을 사용하여 실시할 수 있다.The first etching and the second etching may be carried out in situ, it may be carried out using a front etching method.
상기 1차 식각은 상기 2차 식각보다 낮은 압력하에서 실시할 수 있으며, 상기 2차 식각은 10mtorr ~ 100mtorr 범위의 압력하에서 실시할 수 있고, 상기 1차 식각은 1mtorr ~ 10mtorr 범위의 압력하에서 실시할 수 있다. The primary etching may be performed under a pressure lower than the secondary etching, the secondary etching may be carried out under a pressure range of 10mtorr ~ 100mtorr, the primary etching may be carried out under a pressure of 1mtorr ~ 10mtorr range. have.
상기 1차 식각 및 상기 2차 식각은 동일한 바이어스파워 예컨대, 100W ~ 250W 범위의 바이어스파워를 사용하여 실시할 수 있다. The first etching and the second etching may be performed using the same bias power, for example, bias power in the range of 100W to 250W.
상기 스페이서절연막은 질화막을 포함할 수 있으며, 질화막으로 이루어진 단일막으로 형성하거나, 산화막과 질화막이 적층된 적층막(산화막/질화막) 또는 산화막, 질화막 및 산화막이 순차적으로 적층된 적층막(산화막/질화막/산화막)으로 형성할 수 있다. The spacer insulating film may include a nitride film, and may be formed as a single film made of a nitride film, or may be a laminated film (oxide film / nitride film) in which an oxide film and a nitride film are laminated or a laminate film in which oxide films, nitride films, and oxide films are sequentially stacked. / Oxide film).
상술한 과제 해결 수단을 바탕으로 하는 본 발명은, 스페이서 식각공정시 1차 및 2차 식각공정으로 이루어진 더블 스페이서 식각공정을 사용함으로써, 기판 표면이 손실되는 것을 최소화(150Å 미만)할 수 있는 효과가 있다. The present invention, which is based on the above-mentioned problem solving means, has the effect of minimizing the loss of the surface of the substrate (less than 150 microns) by using a double spacer etching process consisting of primary and secondary etching processes during the spacer etching process. have.
또한, 본 발명은 1차 식각공정시 스페이서절연막을 일부 두께 식각하여 게이트재산화막 상에 스페이서절연막을 소정 두께 잔류시키고, 2차 식각공정시 잔류하는 스페이서절연막과 게이트재산화막을 동시에 식각함으로써, 기판 표면이 손실되는 것을 보다 효과적으로 최소화시킬 수 있는 효과가 있다. In addition, according to the present invention, a portion of the spacer insulating layer is etched in the first etching process to retain a predetermined thickness of the spacer insulating film on the gate reoxidation film, and the spacer insulating film and the gate reoxidation film remaining in the second etching process are simultaneously etched, thereby providing a substrate surface. There is an effect that can effectively minimize this loss.
이처럼, 본 발명은 엘리베이티드 소스/드레인 공정을 사용하여 반도체 장치를 제조함에 있어서, 스페이서 식각시 기판 손실을 최소화시킴으로써 반도체 장치 의 리프레시 특성이 열화되는 것을 방지할 수 있는 효과가 있다. As such, in the manufacturing of the semiconductor device using an elevated source / drain process, there is an effect that the refresh characteristics of the semiconductor device may be prevented from being degraded by minimizing the substrate loss during the etching of the spacer.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings, in order to facilitate a person skilled in the art to easily carry out the technical idea of the present invention.
후술한 본 발명은 엘리베이티드 소스/드레인(Elevated Source/Drain, ESD) 공정이 적용된 반도체 장치에서 리프레시(Refresh) 특성이 열화되는 것을 방지할 수 있는 반도체 장치 제조방법에 관한 것이다. 엘리베이티드 소스/드레인 공정이 적용된 반도체 장치에서의 리프레시 특성 열화는 스페이서 식각시 발생된 기판 손실에 기인한 것으로, 본 발명은 더블 스페이서 식각(double spacer etch)을 사용하여 기판 손실을 최소화(150Å 미만)시키는 것을 기술적 원리로 한다.The present invention described below relates to a method of manufacturing a semiconductor device capable of preventing degradation of refresh characteristics in a semiconductor device to which an elevated source / drain (ESD) process is applied. Degradation of the refresh characteristics in the semiconductor device to which the elevated source / drain process is applied is due to substrate loss generated during spacer etching, and the present invention minimizes substrate loss by using double spacer etch (less than 150 μs). The technical principle is to
도 3a 내지 도 3f는 본 발명의 일실시예에 따른 반도체 장치 제조방법을 도시한 공정단면도이다. 3A to 3F are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
도 3a에 도시된 바와 같이, 실리콘기판(11)에 게이트절연막(12), 제1게이트도전막, 제2게이트도전막 및 게이트하드마스크막(14)이 순차적으로 적층된 게이트 적층막을 형성한다. As shown in FIG. 3A, a gate stacked film in which the
다음으로, 게이트 적층막 상에 감광막패턴(미도시)을 형성한 후, 감광막패턴을 식각장벽(etch barrier)으로 게이트 적층막을 식각하여 게이트절연막(12), 게이트전극(13) 및 게이트하드마스크막(14)이 순차적으로 적층된 구조의 게이트(15)를 형성한다. 이때, 게이트전극(13)은 제1게이트전극(13A)과 제2게이트전극(13B)이 적층된 구조로 형성할 수 있다. Next, after the photoresist pattern (not shown) is formed on the gate stack, the gate stack is etched using the photoresist pattern as an etch barrier to form the
게이트절연막(12)은 산화막으로 형성할 수 있으며, 산화막으로는 실리콘산화막(SiO2)을 사용할 수 있다. 실리콘산화막은 열산화법(thermal oxoidation)을 사용하여 형성할 수 있다. The
제1게이트전극(13A)은 게이트절연막(12) 예컨대, 실리콘산화막과 계면특성이 우수한 실리콘막(Si)으로 형성하는 것이 바람직하다. 실리콘막으로는 폴리실리콘막(poly-Si) 또는 실리콘게르마늄막(SiGe)을 사용할 수 있다.The
제2게이트전극(13B)은 게이트(15)의 저항을 감소시키기 위하여 제1게이트전극(13A) 보다 비저항이 낮은 물질 예컨대, 금속성막으로 형성하는 것이 바람직하다. 금속성막으로는 텅스텐(W), 티타늄(Ti), 텅스텐질화막(WN), 티타늄질화막(TiN), 이리듐산화막(IrO2), 텅스텐실리사이드막(WSi) 등을 사용할 수 있다. In order to reduce the resistance of the
게이트하드마스크막(14)은 후속 공정간 게이트전극(13)을 보호하는 역할을 수행하는 것으로, 산화막, 질화막 및 산화질화막(oxynitride)으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성할 수 있다.The gate
한편, 도면에 도시하지는 않았지만, 게이트(15)를 형성하기 이전에 게이트(15) 아래 실리콘기판(11)을 선택적으로 리세스(recess) 식각하여 리세스패턴을 형성하는 단계를 추가적으로 진행할 수도 있다. 리세스패턴은 반도체 장치의 채널면적을 증가시키는 역할을 수행하는 것으로, 사각형, 다각형, 벌브형(bulb type), 핀형(fin type) 및 새들핀형(saddle-fin type)으로 이루어진 그룹으로부터 선택된 어느 한 형태로 형성할 수 있다. 여기서, 벌브형은 상부영역보다 하부영역의 선폭이 더 큰 리세스패턴을 의미하며, 통상적으로 하부영역은 원형을 갖는다. 핀형을 채널폭방향으로 활성영역의 측벽이 노출된 구조의 리세스패턴을 의미한다. 그리고, 새들핀형은 사각형, 다각형 또는 벌브형 중 어느 하나와 핀형이 결합된 구조의 리세스패턴을 의미한다. Although not shown in the drawings, the recess pattern may be additionally formed by selectively recessing the
다음으로, 게이트(15)의 측벽 및 실리콘기판(11) 상에 게이트재산화막(16)을 형성한다. 보다 구체적으로, 노출된 게이트절연막(12)의 측벽, 제1게이트전극(13A)의 측벽 및 실리콘기판(11) 상에 게이트재산화막(16)을 형성한다. 게이트재산화막(16)은 게이트(15)를 형성하기 위한 식각공정시 손실 또는 손상된 게이트절연막(12)을 보상해줌과 동시에 노출된 실리콘기판(11) 표면의 식각 데미지(damage)를 완화시키는 역할을 수행한다.Next, a
게이트재산화막(16)은 게이트 재산화(Gate Reoxidation) 공정을 사용하여 형성할 수 있다. 게이트 재산화공정은 라이트 산화(Light Oxidation)공정 또는 선택적 산화(Selective Oxidation)공정을 사용하여 형성할 수 있다. 이때, 제2게이트전극(13B)이 텅스텐과 같은 금속막일 경우에는 금속막의 산화를 방지하기 위해 선택적 산화를 사용하는 것이 바람직하다. The
게이트재산화막(16)은 500℃∼900℃의 온도에서 건식(dry) 또는 습식(wet)으로 형성할 수 있다. 예컨대, 라이트 산화는 건식으로 실시하되 질소(N2)분위기에서 실시할 수 있고, 선택적 산화는 습식으로 실시하되 H2O 또는 H2O2의 분위기에서 실시할 수 있다.The
다음으로, 게이트재산화막(16)을 포함하는 구조물 전면에 스페이서절연막(17)을 형성한다. 스페이서절연막(17)은 후속 공정간 게이트(15)를 보호하는 게이트스페이서를 형성하기 위한 것으로, 질화막을 포함하는 단일막 또는 적층막으로 형성할 수 있다. 여기서, 질화막으로는 실리콘질화막(Si3N4)을 사용할 수 있다. Next, a
예를 들어, 스페이서절연막(17)은 질화막만으로 이루어진 단일막으로 형성하거나, 산화막과 질화막이 적층된 구조(산화막/질화막) 또는 산화막, 질화막 및 산화막이 순차적으로 적층된 구조(산화막/질화막/산화막)로 형성할 수 있다. 본 발명의 실시예에서 스페이서절연막(17)은 질화막만으로 이루어진 단일막으로 형성하기로 한다. For example, the
도 3b에 도시된 바와 같이, 스페이서절연막(17)을 일부 두께(T) 식각하는 1차 식각공정을 실시한다. 즉, 1차 식각공정이 완료되는 시점에서 게이트재산화막(16)은 노출되지 않는다. 이하, 1차 식각공정 이후 잔류하는 스페이서절연막(17)의 도면부호를 '17A'으로 변경하여 표기한다.As shown in FIG. 3B, a first etching process of etching the
1차 식각공정은 전면식각법 예컨대, 에치백을 사용하여 실시할 수 있다. The primary etching process may be performed using a full surface etching method such as an etch back.
또한, 1차 식각공정은 게이트(15) 양측벽에 형성된 스페이서절연막(17A)이 손상(또는 식각)되는 것을 최대한 억제함과 동시에 게이트재산화막(16) 상에 형성된 스페이서절연막(17A)을 일부 두께(T) 식각하기 위하여 1mtorr ~ 10mtorr 범위의 압력하에서 실시하는 것이 바람직하다. In addition, the primary etching process minimizes damage (or etching) of the
식각된 스페이서절연막(17A)의 두께(T)는 최초 증착된 스페이서절연막(17) 두께대비 60% ~ 90% 범위를 가질 수 있다. 예를 들어, 최초 증착된 스페이서절연막(17)의 두께가 1000Å일 경우, 1차 식각공정 후 잔류하는 스페이서절연막(17A)의 두께(T)는 400Å ~ 100Å 범위를 가질 수 있다. 여기서, 식각된 스페이서절연막(17A)의 두께(T)가 60% 미만이거나, 또는 90%를 초과할 경우에는 후속 2차 식각공정시 게이트(15) 사이의 노출되는 기판(11)의 손실이 심화될 수 있다. The thickness T of the etched
또한, 1차 식각공정은 식각가스로 불화탄소가스(CxFy, x,y는 0을 제외한 자연수), 산소가스(O2) 및 비활성가스(inert gas)가 혼합된 혼합가스를 사용하여 실시할 수 있다. 이때, 불화탄소가스로는 CF4, C2F6, C3F8등을 사용할 수 있고, 비활성가스로는 헬륨가스(He), 아르곤가스(Ar) 등을 사용할 수 있다.In addition, the primary etching process using a mixed gas of carbon fluoride gas (C x F y , x, y is natural water except 0), oxygen gas (O 2 ) and inert gas as an etching gas It can be carried out. In this case, CF 4 , C 2 F 6 , C 3 F 8, etc. may be used as the fluorocarbon gas, and helium gas (He), argon gas (Ar), or the like may be used as the inert gas.
또한, 1차 식각공정은 100W ~ 250W 범위의 바이어스 파워(bias power)를 사용하여 실시할 수 있다. In addition, the primary etching process may be performed using a bias power in the range of 100W to 250W.
한편, 스페이서절연막(17)이 산화막과 질화막이 적층된 구조(산화막/질화막) 또는 산화막, 질화막 및 산화막이 순차적으로 적층된 구조(산화막/질화막/산화막)를 가질 경우, 1차 식각공정은 질화막을 일부 두께 식각하는 타겟으로 진행하는 것이 바람직하다. 즉, 1차 식각공정이 완료된 시점에서 게이트재산화막(16) 상부에 질화막이 일부 잔류하도록 1차 식각공정을 진행하는 것이 바람직하다. On the other hand, when the
도 3c에 도시된 바와 같이, 잔류하는 스페이서절연막(17A) 및 게이트재산화 막(16)을 식각하는 2차 식각공정을 실시하여 게이트(15) 사이의 실리콘기판(11) 표면을 노출시킴과 동시에 게이트(15) 양측벽에 게이트스페이서(20)를 형성한다. 이하, 2차 식각공정 이후 잔류하는 스페이서절연막(17A)의 도면부호를 '17B'로, 잔류하는 게이트재산화막(16)의 도면부호를 '16A'로 변경하여 표기한다. As shown in FIG. 3C, a second etching process of etching the remaining
2차 식각공정은 1차 식각공정과 동일 챔버에서 인시튜(in-situ)로 진행할 수 있으며, 1차 식각공정과 동일한 식각방법을 사용하여 실시할 수 있다. 즉, 2차 식각공정은 전면식각법 예컨대, 에치백을 사용하여 실시할 수 있다. The secondary etching process may be performed in-situ in the same chamber as the primary etching process, and may be performed using the same etching method as the primary etching process. That is, the secondary etching process may be performed by using a front etching method, for example, an etch back.
또한, 2차 식각공정시 게이트(15) 사이에 노출되는 실리콘기판(11)이 손실되지 않거나, 또는 손실이 발생하더라도 실리콘기판(11)이 손실되는 깊이(H)가 150Å 미만(구체적으로 1Å ~ 149Å 범위)이 되도록 식각조건을 조절하는 것이 바람직하다. 이는 엘리베이티드 소스/드레인 공정이 적용된 반도체 장치에서 스페이서 식각공정시 발생하는 실리콘기판(11) 손실에 기인한 리프레시 특성(특히, 리텐션타임 특성) 열화를 방지하기 위함이다.In addition, the
따라서, 2차 식각공정시 기판(11) 손실을 최대한 억제하기 위하여 2차 식각공정은 1차 식각공정보다 높은 압력하에서 실시하는 것이 바람직하다. 구체적으로, 2차 식각공정은 10mtorr ~ 100mtorr 범위의 압력하에서 실시할 수 있다. 이때, 챔버내 압력이 증가할수록 바이어스파워에 의한 식각가스의 직진성이 감소하기 때문에 기판(11) 손실을 최대한 억제할 수 있다. Therefore, in order to minimize the loss of the
또한, 2차 식각공정은 1차 식각공정과 동일한 식각가스를 사용하여 실시할 수 있다. 구체적으로, 2차 식각공정시 식각가스로 불화탄소가스(CxFy, x,y는 0을 제외한 자연수), 산소가스(O2) 및 비활성가스(inert gas)가 혼합된 혼합가스를 사용할 수 있다. 이때, 불화탄소가스로는 CF4, C2F6, C3F8등을 사용할 수 있고, 비활성가스로는 헬륨가스(He), 아르곤가스(Ar) 등을 사용할 수 있다.In addition, the secondary etching process may be performed using the same etching gas as the primary etching process. Specifically, in the secondary etching process, a mixed gas including carbon fluoride gas (C x F y , x and y are natural water except 0), oxygen gas (O 2 ) and inert gas may be used as an etching gas. Can be. In this case, CF 4 , C 2 F 6 , C 3 F 8, etc. may be used as the fluorocarbon gas, and helium gas (He), argon gas (Ar), or the like may be used as the inert gas.
또한, 2차 식각공정은 1차 식각공정과 동일한 바이어스파워를 사용하여 실시할 수 있다. 즉, 2차 식각공정은 100W ~ 250W 범위의 바이어스 파워를 사용하여 실시할 수 있다. 여기서, 바이어스파워가 100W 미만일 경우에는 식각가스의 직진성이 감소하여 게이트(15) 양측벽에 잔류하는 스페이서절연막(17B)이 손실될 우려가 있으며, 바이어스파워가 250W를 초과할 경우에는 기판(11) 손실이 심화될 우려가 있다. In addition, the secondary etching process may be performed using the same bias power as the primary etching process. That is, the secondary etching process may be performed using a bias power in the range of 100W to 250W. Here, when the bias power is less than 100W, the straightness of the etching gas may decrease, and the
상술한 1차 및 2차 식각공정을 통해 종래의 게이트재산화막과 스페이서절연막을 한번에 식각하여 게이트(15) 사이의 실리콘기판(11) 표면을 노출시키는 경우(150Å ~ 200Å 범위의 손실이 발생)보다 실리콘기판(11) 표면의 손실을 최소화(150Å 미만)할 수 있다. 예를 들어, 게이트재산화막의 두께가 100Å, 스페이서절연막의 두께가 1000Å이라면, 종래에는 1100Å 두께의 한번에 식각하여 실리콘기판(11) 표면을 노출시키기 때문에 식각공정을 제어하기 어려워 실리콘기판(11)이 과도하게 손실되었다. 이에 반해, 본 발명은 게이트재산화막(16)의 두께가 100Å, 스페이서절연막의 두께가 1000Å, 1차 식각공정이후 잔류하는 스페이서절연막의 두께가 200Å이라면, 2차 식각공정시 400Å 두께만을 식각하여 실리콘기판(11) 표면 을 노출시키기 때문에 식각공정을 제어하기 용이하다는 장점이 있다. The first and second etching processes described above are used to etch the conventional gate reoxidation film and the spacer insulating film at once to expose the surface of the
한편, 1차 식각공정을 게이트재산화막(16)을 노출시키는 타켓으로 진행하고, 2차 식각공정을 실리콘기판(11) 표면을 노출시키는 타켓으로 진행할 수도 있다. 하지만, 2차 식각공정시 게이트재산화막(16)만을 식각하는 경우는 본 발명의 스페이서절연막(17A) 일부와 게이트재산화막(16)을 동시에 식각하는 경우보다 노출되는 실리콘기판(11) 표면이 더 많이 손실될 우려가 있다. 이는 2차 식각공정시 본 발명과 같이 스페이서절연막(17A) 일부와 게이트재산화막(16)을 식각하는 경우에 비하여 게이트재산화막(16)만을 식각하는 경우가 박막의 경도(hardness) 차이에 의하여 식각마진이 작기 때문이다. 참고로, 질화막의 경도가 산화막의 경도보다 크다. Meanwhile, the first etching process may be performed as a target for exposing the
도 3d에 도시된 바와 같이, 양질의 에피택셜층을 형성하기 위하여 전처리공정을 실시한다. 전처리공정은 1차 및 2차 식각공정시 발생된 부산물(by product), 노출된 실리콘기판(11) 표면에 잔류하는 잔류물(residue) 및 자연산화막을 제거하기 위한 것으로, 습식세정(wet cleaning), 건식세정(dry cleaning) 또는 습식 및 건식세정을 혼합하여 진행할 수 있다. As shown in FIG. 3D, a pretreatment step is performed to form a high quality epitaxial layer. The pretreatment process is intended to remove by-products generated during the first and second etching processes, residues remaining on the exposed
습식세정은 불산(HF) 용액을 사용하여 실시할 수 있다. Wet cleaning can be performed using hydrofluoric acid (HF) solution.
건식세정은 수소가스(H2), 수소가스와 질소가스(N2)가 혼합된 혼합가스(H2/N2), 불화탄소가스(CxFy x,y는 0을 제외한 자연수), 불화질소가스(NxFy, x,y는 0을 제외한 자연수) 및 수소화질소가스(NxHy, x,y는 0을 제외한 자연수)로 이루어진 그룹으로부터 선택된 어느 하나를 사용하여 실시할 수 있다. 불화탄소가스로는 CF4, C2F6 등을 사용할 수 있고, 불화질소가스로는 NF3을 사용할 수 있으며, 수소화질소가스로는 NH3 를 사용할 수 있다. 또한, 건식세정은 플라즈마(plasma) 공정, 열공정 및 급속열처리공정으로 이루어진 그룹으로부터 선택된 어느 한 방법을 사용하여 실시할 수 있으며, 30℃(상온)∼900℃ 범위의 온도에서 실시할 수 있다. Dry cleaning includes hydrogen gas (H 2 ), mixed gas of hydrogen gas and nitrogen gas (N 2 ) (H 2 / N 2 ), carbon fluoride gas (C x F y x, y is a natural number except 0), It can be carried out using any one selected from the group consisting of nitrogen fluoride gas (N x F y , x, y is a natural number except 0) and hydrogen fluoride gas (N x H y , x, y is a natural number except 0). have. CF 4 , C 2 F 6, etc. may be used as the carbon fluoride gas, NF 3 may be used as the nitrogen fluoride gas, and NH 3 may be used as the nitrogen gas hydride. Dry cleaning may also be carried out using any one method selected from the group consisting of a plasma process, a thermal process and a rapid heat treatment process, and may be carried out at a temperature in the range of 30 ° C (room temperature) to 900 ° C.
도 3e에 도시된 바와 같이, 전처리 공정 후 시간지연(Time Delay) 없이 게이트(15) 사이의 실리콘기판(11) 상에 선택적 에피택셜 성장법(Selective Epitaxial Growth, SEG)을 사용하여 에피택셜층(Epitaxial Layer, 18)을 형성하는 엘리베이티드 소스/드레인 공정을 실시한다. 이때, 전처리 공정 후 시간지연없이 에피택셜층(18)을 형성하는 이유는 노출된 실리콘기판(11) 표면에 자연산화막이 형성되는 것을 방지하기 위함이다. As shown in FIG. 3E, an epitaxial layer (SEG) is formed on the
에피택셜층(18)은 LPCVD(Low Pressure Chemical Vapor Deposition), VLPCVD(Very Low Pressure CVD), PE-CVD(Plasma Enhanced CVD), UHVCVD(Ultrahigh Vacuum CVD), RTCVD(Rapid Thermal CVD), APCVD(Atmosphere Pressure CVD) 및 MBE(Molecular Beam Epitaxy)으로 이루어진 그룹 중에서 선택된 어느 하나의 장비를 사용하여 형성할 수 있다. The
에피택셜층(18)은 에피택셜실리콘층(Epitaxial Si Layer) 또는 에피택셜실리콘게르마늄층(Epitaxial SiGe Layer)으로 형성할 수 있다. The
에피택셜층(18)은 500℃∼900℃ 범위의 온도에서 형성할 수 있으며, 300Å∼700Å 범위의 두께를 갖도록 형성할 수 있다. 또한, 에피택셜층(18)은 불순물이 도 핑되지 않은 언도프드(un-doped) 에피택셜층(18)으로 형성하거나, 또는 불순물이 인시튜(in-situ)로 도핑된 도프드(doped) 에피택셜층(18)으로 형성할 수도 있다. The
한편, 에피택셜층(18)을 언도프드 에피택셜층(18)으로 형성한 경우, 불순물 이온주입공정을 추가적으로 실시하는 것이 바람직하다. 이때, 이온주입공정은 정션(Junction) 또는 소스 및 드레인영역을 형성하기 위한 것으로, 3keV ~ 100keV 범위의 이온주입에너지와 1.0×1013atoms/㎤ ∼ 1.0×1015atoms/㎤ 범위의 도즈량을 사용하여 실시할 수 있다. On the other hand, when the
상술한 엘리베이티드 소스/드레인 공정을 통해 에피택셜층(18)에 소스 및 드레인영역을 형성함으로써, 반도체 장치의 디자인 룰 감소에 기인한 단채널효과을 억제함과 동시에 소스 및 드레인영역의 콘택저항을 감소시킬 수 있다. 또한, 얕은 접합 깊이를 갖는 소스 및 드레인영역을 형성할 수 있다. By forming the source and drain regions in the
도 3f에 도시된 바와 같이, 에피택셜층(18) 상에 도전물질을 매립하여 랜딩플러그(19)을 형성한다. 랜딩플러그(19)는 실리콘막 또는 금속물질로 형성할 수 있다. 실리콘막으로는 폴리실리콘 또는 실리콘게르마늄을 사용할 수 있다. 여기서, 랜딩플러그(19)를 실리콘막으로 형성할 경우, 실리콘막은 1.0×1018atoms/㎤ ~ 1.0×1021 atoms/cm3 범위의 불순물 도핑농도를 갖는 것이 바람직하다. As shown in FIG. 3F, a conductive material is embedded on the
이하, 랜딩플러그(19) 형성공정을 자세히 설명하면 다음과 같다. Hereinafter, the process of forming the
랜딩플러그(19)을 형성하기 이전에 먼저, 게이트(15) 사이를 매립하는 층간절연막(미도시)을 형성하고, 게이트(15)의 상부가 드러나는 타겟으로 평탄화공정을 진행한 후, 층간절연막을 포함하는 전체구조 상에 랜딩플러그(19)가 형성될 영역을 오픈시키는 하드마스크패턴(미도시)을 형성한다. Before forming the
이어서, 하드마스크패턴을 식각장벽으로 자기정렬콘택식각(Self Aligned Contact Etch)을 실시하여 콘택홀을 오픈시킨다. 자기정렬콘택식각은 게이트(15) 사이 에피택셜층(18)이 오픈되는 타겟으로 실시할 수 있다. Subsequently, self-aligned contact etching is performed using the hard mask pattern as an etch barrier to open the contact hole. Self-aligned contact etching may be performed with a target in which the
이어서, 노출된 에피택셜층(18) 표면을 습식세정 또는 건식세정으로 전처리를 실시한 후, 에피택셜층(18) 상에 게이트(15) 사이를 채우도록 폴리실리콘 또는 금속물질을 형성한 후, 게이트(15)의 상부가 노출되는 타겟으로 평탄화하여 랜딩플러그(19)을 형성할 수 있다. Subsequently, the surface of the exposed
특히, 랜딩플러그(19)으로 에피택셜층(18)과 금속물질의 적층구조를 형성하는 경우, 콘택홀을 포함하는 실리콘기판(11) 전면에 단차를 따라 제1금속물질을 형성하고, 열처리를 실시하여 에피택셜층(18)과 제1금속물질을 반응시켜 금속실리사이드를 형성한 후, 금속실리사이드 상에 장벽금속막(Barrier Metal)을 형성하고, 장벽금속막 상에 게이트(15) 사이를 채우도록 제2금속물질을 형성할 수 있다. 이때, 제1금속물질은 티타늄(Ti), 코발트(Co) 및 니켈(Ni)로 이루어진 그룹 중에서 선택된 어느 하나일 수 있고, 장벽금속막은 티타늄질화막(TiN) 또는 텅스텐질화막(WN)일 수 있으며, 제2금속물질은 텅스텐(W)일 수 있다. In particular, when the
위와 같이, 랜딩플러그(19)를 에피택셜층(18)과 폴리실리콘 또는 금속물질의 적층구조로 형성하면 기존의 폴리실리콘 단일막으로 이루어진 랜딩플러그에 비하여 콘택저항을 감소시킬 수 있다.As described above, when the
상술한 공정과정을 통해 본 발명의 반도체 장치를 완성할 수 있다. Through the above-described process, the semiconductor device of the present invention can be completed.
이와 같이, 본 발명은 스페이서 식각공정시 1차 및 2차 식각공정으로 이루어진 더블 스페이서 식각공정을 사용함으로써, 실리콘기판(11) 표면의 손실을 최소화할 수 있다. 또한, 1차 식각공정을 스페이서절연막(17)을 일부 두께 식각하는 타겟으로 진행하고, 2차 식각공정을 잔류하는 스페이서절연막(17A) 및 게이트재산화막(16)을 동시에 식각하여 실리콘기판(11)을 노출시키는 타켓으로 진행함으로써, 실리콘기판(11) 표면이 손실되는 것을 보다 효과적으로 최소화시킬 수 있다. 즉, 실리콘기판(11) 표면의 손실 깊이를 150Å 미만으로 제어할 수 있다. As described above, the present invention can minimize the loss of the surface of the
이로써, 본 발명은 엘리베이티드 소스/드레인 공정을 사용하여 반도체 장치를 제조함에 있어서, 스페이서 식각시 실리콘기판(11) 손실을 최소화시킴으로써 반도체 장치의 리프레시 특성(특히, 리텐션타임)이 열화되는 것을 방지할 수 있다.Accordingly, the present invention prevents deterioration of the refresh characteristics (especially retention time) of the semiconductor device by minimizing the loss of the
도 4a는 종래기술에 따른 반도체 장치의 리프레시 특성을 나타낸 그래프이고, 도 4b는 본 발명의 일실시예에 따른 반도체 장치의 리프레시 특성을 나타낸 그래프이다. 여기서, 리프레시 특성을 구체적으로 리텐션타입(tREF) 특성을 의미한다. 4A is a graph illustrating refresh characteristics of a semiconductor device according to the related art, and FIG. 4B is a graph illustrating refresh characteristics of a semiconductor device according to an embodiment of the present invention. Here, the refresh characteristic specifically refers to a retention type (tREF) characteristic.
도 4a 및 도 4b에서 'Ref'는 층간절연막, 스페이서절연막 및 게이트재산화막을 순차적으로 한번에 식각하여 콘택홀을 형성한 후, 콘택홀을 폴리실리콘으로 매립하여 형성된 랜딩플러그 이른바, 랜딩플러그폴리(Landing Plug Poly, LPP)를 구비하는 반도체 장치를 의미한다. In FIGS. 4A and 4B, 'Ref' refers to a landing plug formed by etching an interlayer insulating film, a spacer insulating film, and a gate reoxidation film sequentially at a time, and then filling the contact hole with polysilicon, called a landing plug poly (Landing). Plug Poly, LPP) means a semiconductor device.
'ESD1'은 스페이서절연막 및 게이트재산화막을 한번에 식각하여 기판 표면을 노출시킨 후, 노출된 기판 상에 에피택셜층이 형성된 반도체 장치를 의미한다. 'ESD1' refers to a semiconductor device in which an epitaxial layer is formed on an exposed substrate after exposing the surface of the substrate by etching the spacer insulating layer and the gate reoxidation layer at once.
'ESD2'는 본 발명의 일실시예에 따른 더블 스페이서 식각공정을 통해 기판 표면을 노출시킨 후, 노출된 기판 상에 에피택셜층이 형성된 반도체 장치를 의미한다. 'ESD2' refers to a semiconductor device in which an epitaxial layer is formed on an exposed substrate after exposing a substrate surface through a double spacer etching process according to an embodiment of the present invention.
'FB_1', 'FB_2' 및 'FB_3'에서 'FB'는 불량비트(Fail Bit, FB)를 의미하는 것으로, 'FB_1' 에서 FB_3'으로 갈수록 고신뢰성 테스트 결과임의 의미한다. 'FB' in 'FB_1', 'FB_2' and 'FB_3' means a Fail Bit (FB), which means that it is a high reliability test result from 'FB_1' to FB_3 '.
그리고, 'Vt'는 문턱전압을 의미하고, 'tREF'는 리텐션타임을 의미한다. 'Vt' means threshold voltage and 'tREF' means retention time.
도 4a에 나타낸 바와 같이, 'FB_1'에서는 'ESD1'이 'Ref' 보다 더 큰 리텐션타임(tREF)을 갖지만, 'FB_2', 'FB_3'에서는 'Ref'이 'ESD1' 보다 더 큰 리텐션타임(tREF)을 갖는다. 즉, 엘리베이티드 소스/드레인 공정이 적용된 반도체 장치의 리프레시 특성이 랜딩플러그폴리(LPP)를 구비하는 반도체 장치의 리프레시 특성보다 열화됨을 확인할 수 있다. 이러한 리프레시 특성의 열화는 스페이서절연막과 게이트재산화막을 한번에 식각하는 과정에서 발생된 기판 손실에 그 원인이 있다.As shown in FIG. 4A, in 'FB_1', 'ESD1' has a retention time tREF greater than 'Ref', but in 'FB_2' and 'FB_3', 'Ref' is greater than 'ESD1' Has a time tREF. That is, it can be seen that the refresh characteristics of the semiconductor device to which the elevated source / drain process is applied are worse than the refresh characteristics of the semiconductor device including the landing plug poly (LPP). The deterioration of the refresh characteristics is caused by the substrate loss generated during the etching of the spacer insulating film and the gate re-oxidation film at once.
이에 반하여 도 4b에 나타낸 바와 같이, 본 발명의 기술적 원리가 적용된 반도체 장치인 'ESD2'는 'FB_1', 'FB_2' 및 'FB_3' 모두에서 'Ref'보다 더 큰 리텐션타임을 갖는 것을 확인할 수 있다. 이를 통해 본 발명이 더블 스페이서 식각을 실시하여 기판 손실을 최소화함으로써, 엘리베이티드 소스/드레인 공정이 적용된 반도체 장치의 리프레시 특성 열화를 효과적으로 방지하고 있음을 확인할 수 있다. On the contrary, as shown in FIG. 4B, it can be seen that the semiconductor device 'ESD2' to which the technical principle of the present invention is applied has a retention time greater than 'Ref' in all of 'FB_1', 'FB_2' and 'FB_3'. have. As a result, the present invention minimizes substrate loss by performing double spacer etching, thereby effectively preventing the deterioration of the refresh characteristics of the semiconductor device to which the elevated source / drain process is applied.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으 나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will appreciate that various embodiments within the scope of the technical idea of the present invention are possible.
도 1a 내지 도 1c는 종래기술에 따른 엘리베이티드 소스/드레인 공정을 사용하는 반도체 장치의 제조방법을 도시한 공정단면도.1A to 1C are cross-sectional views illustrating a method of manufacturing a semiconductor device using an elevation source / drain process according to the prior art.
도 2는 종래기술에 따른 반도체 장치의 단면이미지. 2 is a cross-sectional image of a semiconductor device according to the prior art.
도 3a 내지 도 3f는 본 발명의 일실시예에 따른 반도체 장치 제조방법을 도시한 공정단면도. 3A to 3F are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
도 4a는 종래기술에 따른 반도체 장치의 리프레시 특성을 나타낸 그래프.4A is a graph showing refresh characteristics of a semiconductor device according to the prior art;
도 4b는 본 발명의 일실시예에 따른 반도체 장치의 리프레시 특성을 나타낸 그래프. 4B is a graph illustrating refresh characteristics of a semiconductor device according to an embodiment of the present invention.
*도면 주요 부분에 대한 부호 설명** Description of symbols on the main parts of the drawings *
11 : 기판 12 : 게이트절연막11
13 : 게이트전극 14 : 게이트하드마스크막13
15 : 게이트 16, 16A : 게이트재산화막 15:
17, 17A, 17B : 스페이서절연막 18 : 에피택셜층17, 17A, 17B: spacer insulating film 18: epitaxial layer
19 : 랜딩플러그 20 : 게이트스페이서19: Landing plug 20: Gate spacer
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