KR100818709B1 - Circuit for controlling preamble region - Google Patents

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Abstract

A circuit for controlling preamble region is provided to stably assure a margin of the preamble region formed on a data strobe signal in a memory device of high speed operation, by generating an enable signal capable of surrounding a fixed region of a DLL(Delay Locked Loop) clock sufficiently. A first enable signal generation part(100) generates a first enable signal using a first and a second output enable signal selected according to a CAS latency signal. A second enable signal generation part(200) generates a second enable signal by synchronizing the first enable signal with a first DLL(Delay Locked Loop) clock. A preamble region forming signal generation part(300) generates a preamble region forming signal to form a preamble region in a data strobe signal by synchronizing the second enable signal with a second DLL clock.

Description

프리앰블 구간 제어회로{Circuit for controlling Preamble region}Preamble interval control circuit {Circuit for controlling Preamble region}

도 1은 데이터 스트로브 신호를 설명하기 위한 파형도이다.1 is a waveform diagram for explaining a data strobe signal.

도 2a 및 도 2b는 종래 기술에 따른 프리앰블 구간 제어회로의 회로도이다.2A and 2B are circuit diagrams of a preamble section control circuit according to the prior art.

도 2c는 종래 기술에 따른 프리앰블 구간 형성관련 신호들의 타이밍도이다.2C is a timing diagram of signals related to preamble section formation according to the prior art.

도 3는 본 발명의 일 실시예에 따른 프리앰블 구간 제어회로의 블럭도이다.3 is a block diagram of a preamble interval control circuit according to an embodiment of the present invention.

도 4a는 본 발명의 일 실시예에 따른 제1 인에이블 신호 생성부의 회로도이다.4A is a circuit diagram of a first enable signal generator according to an embodiment of the present invention.

도 4b는 본 발명의 일 실시예에 따른 제2 인에이블 신호 생성부와 프리앰블 구간 형성신호 생성부의 회로도이다.4B is a circuit diagram of a second enable signal generator and a preamble section forming signal generator according to an embodiment of the present invention.

도 5는 본 발명의 일 실시예에 따른 프리앰블 구간 형성관련 신호들의 타이밍도이다.5 is a timing diagram of signals related to preamble section formation according to an embodiment of the present invention.

<도면의 주요부분에 대한 부회의 설명><Description of the chapter on the main parts of the drawings>

100:제1 인에이블 신호 생성부 110:제1 신호 전달부100: first enable signal generator 110: first signal transmitter

120:제2 신호 전달부 200:제2 인에이블 신호 생성부120: second signal transmission unit 200: second enable signal generator

210:전달부 220:래치부210: delivery part 220: latch part

300:프리앰블 구간 형성신호 생성부300: preamble section forming signal generator

본 발명은 데이터 스트로브 신호(DQS)의 프리앰블(Preamble) 구간 제어회로에 관한 것으로, 더욱 구체적으로는 데이터 스트로브 신호 상에 형성되는 프리앰블 구간의 마진을 안정적으로 확보할 수 있도록 한 프리앰블 구간 제어회로에 관한 것이다.The present invention relates to a preamble section control circuit for a data strobe signal (DQS), and more particularly to a preamble section control circuit for stably securing a margin of a preamble section formed on a data strobe signal. will be.

메모리 반도체 중 DRAM은 동작속도향상을 위하여 외부의 시스템 클럭에 동기되어 동작하는 싱크로너스 DRAM(이하,SDRAM)이 널리 사용되고 있다. 그 중에서도, 통상의 SDRAM은 클럭의 라이징 에지(Rising edge)만을 사용하는 메모리 반도체인데 반하여, DDR SDRAM은 클럭의 라이징 에지 및 폴링 에지(Falling edge)를 모두 사용하여, 동작 간의 마진이 작고 더 빠른 동작속도를 구현할 수 있기 때문에 차세대 DRAM으로서 크게 각광을 받고 있다. 한편, 데이터를 읽을 때 메모리 칩 셋(chip set)에서의 각 칩들 간에 발생하는 시간 지연(timeskew)을 최소화하기 위해서, 데이터 스트로브 신호를 사용하고 있다. 데이터 스트로브 신호에 대하여 간략하게 설명하면 다음과 같다.Among memory semiconductors, synchronous DRAM (hereinafter referred to as SDRAM), which operates in synchronization with an external system clock, is widely used to improve operation speed. Among them, the conventional SDRAM is a memory semiconductor using only the rising edge of the clock, whereas the DDR SDRAM uses both the rising edge and the falling edge of the clock, so that the margin between operations is smaller and faster operation. Because of its speed, it is very popular as a next-generation DRAM. On the other hand, in order to minimize time delays occurring between the chips in the memory chip set when reading data, a data strobe signal is used. The data strobe signal is briefly described as follows.

도 1은 데이터 스트로브 신호를 설명하기 위한 파형도이다.1 is a waveform diagram for explaining a data strobe signal.

도시한 바와 같이, DDR SDRAM은 리드명령이 입력되는 클럭의 시점으로부터 데이터(DQ)가 나올 때까지의 클럭 수를 규정한 카스 레이턴시(Cas Latency)가 2이 고, 연속하여 처리하는 데이터 수를 규정하는 버스트 렝스(Burst Length)가 4인 경우에 있어, 리드 동작시 데이터 스트로브 신호가 인에이블되는 시점에 맞춰 라이징 에지 및 폴링 에지에서 모두 데이터를 내보내야 한다. 이때, 데이터 스트로브 신호는 데이터가 나오기 한 클럭 전에 데이터 전송의 시작을 알리는 구간인 프리앰블 상태를 거쳐야하고, 마지막 데이터가 나온 후에도 반 클럭 동안 데이터 전송의 끝을 알리는 구간인 포스트앰블(Postamble)상태를 거쳐야한다.As shown, DDR SDRAM has a Cas Latency of 2, which defines the number of clocks from the time of the clock input of the read command to the data DQ, and defines the number of data processed continuously. In the case where the burst length is 4, data must be output at both the rising edge and the falling edge at the time when the data strobe signal is enabled during the read operation. At this time, the data strobe signal must go through a preamble state, which is a period indicating the start of data transmission, one clock before the data comes out, and go through a postamble state, which is a period indicating the end of data transmission for half a clock, even after the last data is output. do.

도 2a 및 도 2b는 종래 기술에 따른 프리앰블 구간 제어회로의 회로도이다.2A and 2B are circuit diagrams of a preamble section control circuit according to the prior art.

도시한 바와 같이, 종래 기술에 따른 프리앰블 구간 제어회로는 카스 레이턴시 신호에 따라 선택되는 두개의 출력 인에이블 신호를 이용하여 인에이블 신호 (qsen_pre)를 생성하는 인에이블 신호 생성부(1)와, 상기 인에이블 신호(qsen_pre)와 DLL클럭(rclk_dll)을 동기시켜 프리앰블 구간 형성신호 (qspre_clk)를 출력하는 프리앰블 구간 형성신호 생성부(2)를 포함한다.As illustrated, the preamble section control circuit according to the related art includes an enable signal generator 1 for generating an enable signal qsen_pre using two output enable signals selected according to a cascade latency signal; And a preamble section forming signal generator 2 for outputting the preamble section forming signal qspre_clk by synchronizing the enable signal qsen_pre and the DLL clock rclk_dll.

이와 같이 구성된 프리앰블 구간 제어회로의 동작을 카스레이턴시(CL)가 5일때 프리앰블 구간 형성관련 신호들의 타이밍도를 도시한 도 2c를 통해 살펴보면 다음과 같다.An operation of the preamble section control circuit configured as described above will be described with reference to FIG. 2C, which illustrates a timing diagram of signals related to preamble section formation when the cascade latency CL is five.

우선, 인에이블 신호 생성부(1)는 인에이블된 카스 레이턴시 신호(CL5)에 따라 출력 인에이블 신호(OE3.5, OE4.5)를 선택하여 인에이블 신호(qsen_pre)를 생성한다.First, the enable signal generator 1 selects the output enable signals OE3.5 and OE4.5 according to the enabled CAS latency signal CL5 to generate the enable signal qsen_pre.

그 후, 프리앰블 구간 형성신호 생성부(2)는 상기 인에이블 신호(qsen_pre)를 DLL클럭(rclk_dll)에 동기시켜 프리앰블 구간 형성을 위한 프리앰블 구간 형성 신호(qspre_clk)를 생성한다. 이와 같이 생성된 프리앰블 구간 형성신호 (qspre_clk)는 충분한 구간동안 로우레벨을 유지해야만 프리앰블 구간이 충분한 구간('B'구간)으로 형성될 수 있다. 그러나 인에이블 신호(qsen_pre)가 DLL클(rclk_dll)의 'A'구간을 충분히 감싸주지 못하므로, DLL클럭(rclk_dll)의 라이징 에지에 동기되어 생성된 프리앰블 구간 형성신호(qspre_clk)는 충분한 구간동안 로우레벨을 유지하지 못한다. 그 결과, 'B'구간동안 형성되어야 할 프리앰블 구간이 'C'구간으로 축소되어 형성됨으로써, 데이터 리드/라이트시 오작동이 야기되는 문제가 발생하였다.Thereafter, the preamble section forming signal generator 2 generates the preamble section forming signal qspre_clk for forming the preamble section by synchronizing the enable signal qsen_pre with the DLL clock rclk_dll. The preamble section forming signal qspre_clk generated as described above may be formed into a section ('B' section) having a sufficient preamble section only when the low level is maintained for a sufficient section. However, since the enable signal qsen_pre does not sufficiently cover the 'A' section of the DLL clock rclk_dll, the preamble section forming signal qspre_clk generated in synchronization with the rising edge of the DLL clock rclk_dll is low for a sufficient interval. Can't keep level As a result, the preamble section to be formed during the 'B' section is reduced to the 'C' section, thereby causing a problem in which a malfunction occurs during data read / write.

특히, 이와 같은 문제는 동작 속도가 빠른 DDR SDRAM에서 두드러지게 나타난다.In particular, this problem is evident in DDR SDRAM, which operates at a high speed.

따라서, 본 발명이 이루고자 하는 기술적 과제는 DLL클럭(rclk_dll)의 소정구간을 충분히 감쌀 수 있는 인에이블 신호를 생성함으로써, 동작속도가 빠른 메모리 장치에서도 데이터 스트로브 신호 상에 형성되는 프리앰블 구간의 마진을 안정적으로 확보할 수 있도록 한 프리앰블 구간 제어회로를 제공하는 데 있다.Accordingly, a technical problem of the present invention is to generate an enable signal that can sufficiently cover a predetermined section of the DLL clock rclk_dll, thereby stably maintaining a margin of a preamble section formed on the data strobe signal even in a memory device having a high operating speed. It is to provide a preamble section control circuit to ensure that.

상기 기술적 과제를 달성하기 위하여, 카스 레이턴시 신호에 따라 선택된 제1 및 제2 출력 인에이블 신호를 이용하여 제1 인에이블 신호를 생성하는 제1 인에 이블 신호 생성부와; 상기 제1 인에이블 신호를 상기 제1 DLL클럭에 동기시켜 제2 인에이블 신호를 생성하는 제2 인에이블 신호 생성부 및; 상기 제2 인에이블 신호를 제2 DLL클럭에 동기시켜 데이터 스트로브 신호에 프리앰블 구간을 형성하기 위한 프리앰블 구간 형성신호를 생성하는 프리앰블 구간 형성신호 생성부를 포함하는 프리앰블 구간 제어회로를 제공한다.In order to achieve the above technical problem, a first enable signal generator for generating a first enable signal using the first and second output enable signal selected in accordance with the cascade latency signal; A second enable signal generator configured to generate a second enable signal by synchronizing the first enable signal with the first DLL clock; A preamble section control circuit including a preamble section forming signal generator for generating a preamble section forming signal for forming a preamble section in a data strobe signal by synchronizing the second enable signal with a second DLL clock is provided.

본 발명에서, 제1 지점과 제2 지점 사이에서 인에이블되고, 상기 제1 지점과 제3 지점 사이에서 디스에이블되되, 상기 제1 지점은 프리앰블 구간의 형성시점과 동기되는 제1 DLL클럭 상의 지점이고, 상기 제2 지점은 상기 제1 지점보다 반클럭 앞선 제1 DLL클럭 상의 지점이며, 상기 제3 지점은 상기 제1 지점보다 반클럭 뒤쳐진 제1 DLL클럭 상의 지점인 것이 바람직하다.In the present invention, a point on a first DLL clock that is enabled between a first point and a second point, and disabled between the first point and a third point, wherein the first point is synchronized with the point of formation of the preamble section. Preferably, the second point is a point on the first DLL clock half a clock ahead of the first point, and the third point is a point on the first DLL clock half a clock behind the first point.

본 발명에서, 상기 제1 인에이블 신호 생성부는 제1 출력 인에이블 신호 및 상기 제2 출력 인에이블 신호를 버퍼링한 신호를 입력받아 논리연산을 수행하는 논리부와; 상기 카스 레이턴시 신호에 응답하여 상기 논리부의 출력 신호를 전달하는 전달부를 포함하는 것이 바람직하다.In an embodiment of the present invention, the first enable signal generator comprises: a logic unit configured to receive a signal buffered with a first output enable signal and the second output enable signal and perform a logic operation; Preferably, the electronic device includes a transfer unit configured to transfer an output signal of the logic unit in response to the cas latency signal.

본 발명에서, 상기 제1 인에이블 신호 생성부는 상기 전달부의 출력 신호를 반전 버퍼링하는 인버터를 더 포함하는 것이 바람직하다.In the present invention, the first enable signal generation unit preferably further includes an inverter for inverting and buffering the output signal of the transfer unit.

본 발명에서, 상기 논리부는 부정논리곱 연산을 수행하는 것이 바람직하다.In the present invention, the logic unit preferably performs a negative logical operation.

본 발명에서, 상기 전달부는 상기 카스 레이턴시 신호에 응답하여 턴온되는 전달게이트로 구성되는 것이 바람직하다.In the present invention, the transfer unit is preferably composed of a transfer gate turned on in response to the cas latency signal.

본 발명에서, 상기 제2 인에이블 신호는 상기 제1 지점과 상기 제2 지점 사 이에서 인에이블되고, 상기 제3 지점 이후에 디스에이블되는 것이 바람직하다.In the present invention, the second enable signal is preferably enabled between the first point and the second point, and is disabled after the third point.

본 발명에서, 상기 제2 인에이블 신호 생성부는 상기 제1 DLL클럭에 응답하여 상기 제1 인에이블 신호를 전달하는 전달부 및; 상기 전달부의 출력 신호를 래치하는 래치부를 포함하는 것이 바람직하다.In the present invention, the second enable signal generation unit and a transfer unit for transmitting the first enable signal in response to the first DLL clock; It is preferable to include a latch unit for latching the output signal of the transfer unit.

본 발명에서, 상기 제2 인에이블 신호 생성부는 상기 래치부의 출력 신호를 반전 버퍼링하는 인버터를 더 포함하는 것이 바람직하다.In the present invention, the second enable signal generation unit preferably further includes an inverter for inverting and buffering the output signal of the latch unit.

본 발명에서, 상기 전달부는 상기 제1 DLL클럭에 응답하여 턴온되는 전달게이트로 구성되는 것이 바람직하다.In the present invention, the transfer unit is preferably composed of a transfer gate turned on in response to the first DLL clock.

본 발명에서, 상기 래치부는 상기 전달부로부터의 신호를 반전 버퍼링하는 제1 인버터 및; 상기 제1 인버터의 출력신호를 반전 버퍼링하여 상기 제1 인버터의 입력단으로 전달하는 제2 인버터로 구성되는 것이 바람직하다.In the present invention, the latch unit and the first inverter for inverting and buffering the signal from the transfer unit; Preferably, the second inverter is configured to invert and buffer the output signal of the first inverter and transmit the same to the input terminal of the first inverter.

본 발명에서, 상기 프리앰블 구간 형성신호 생성부는 상기 제2 인에이블 신호 및 상기 제2 DLL클럭 신호를 입력받아 논리연산을 수행하는 논리부 및; 상기 낸드게이트의 출력 신호를 소정 구간 지연시켜 출력하는 지연부를 포함하는 것이 바람직하다.In the present invention, the preamble section forming signal generation unit logic unit for receiving the second enable signal and the second DLL clock signal and performs a logic operation; It is preferable to include a delay unit for delaying and outputting the output signal of the NAND gate by a predetermined period.

본 발명에서, 상기 프리앰블 구간 형성신호 생성부는 상기 제2 인에이블 신호 및 상기 제2 DLL클럭 신호를 입력받아 논리연산을 수행하는 논리부 및; 상기 낸드게이트의 출력 신호를 소정 구간 지연시켜 출력하는 지연부를 포함하는 것이 바람직하다.In the present invention, the preamble section forming signal generation unit logic unit for receiving the second enable signal and the second DLL clock signal and performs a logic operation; It is preferable to include a delay unit for delaying and outputting the output signal of the NAND gate by a predetermined period.

본 발명에서, 상기 논리부는 부정논리곱 연산을 수행하는 것이 바람직하다.In the present invention, the logic unit preferably performs a negative logical operation.

본 발명에서, 상기 지연부는 인버터 체인으로 구성되는 것이 바람직하다.In the present invention, the delay unit is preferably composed of an inverter chain.

이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.Hereinafter, the present invention will be described in more detail with reference to Examples. These examples are only for illustrating the present invention, and the scope of protection of the present invention is not limited by these examples.

도 3은 본 발명의 일 실시예에 따른 프리앰블 구간 제어회로의 블럭도이다.3 is a block diagram of a preamble interval control circuit according to an embodiment of the present invention.

도시한 바와 같이, 본 발명의 일 실시예에 의한 프리앰블 구간 제어회로는 카스 레이턴시 신호(CL3-CLN)에 따라 선택된 제1 및 제2 출력 인에이블 신호(OE1-OEM)를 이용하여 제1 인에이블 신호(qsen_pre1)를 생성하는 제1 인에이블 신호 생성부(100)와; 상기 제1 인에이블 신호(qsen_pre1)를 상기 제1 DLL클럭(fclk_dll)에 동기시켜 제2 인에이블 신호(qsen_pre2)를 생성하는 제2 인에이블 신호 생성부(200) 및; 상기 제2 인에이블 신호(qsen_pre2)를 제2 DLL클럭(rclk_dll)에 동기시켜 데이터 스트로브 신호(DQS)에 프리앰블 구간을 형성하기 위한 프리앰블 구간 형성신호(qspre_clk)를 생성하는 프리앰블 구간 형성신호 생성부(300)를 포함한다.As shown, the preamble section control circuit according to an embodiment of the present invention uses a first enable using the first and second output enable signals OE1-OEM selected according to the cascade latency signal CL3-CLN. A first enable signal generator 100 generating a signal qsen_pre1; A second enable signal generator (200) for generating a second enable signal (qsen_pre2) by synchronizing the first enable signal (qsen_pre1) with the first DLL clock (fclk_dll); A preamble section forming signal generator for generating a preamble section forming signal qspre_clk for forming a preamble section in the data strobe signal DQS by synchronizing the second enable signal qsen_pre2 with the second DLL clock rclk_dll. 300).

우선, 4a를 참조하면 제1 인에이블 신호 생성부(100)는 제1 신호전달부(110)와, 제2 신호전달부(120) 및 , 제1 신호전달부(110)와 제2 신호전달부(120)에서 전달된 신호 반전 버퍼링하여 제1 인에이블 신호(qsen_pre1)을 생성하는 인버터(IV12)를 포함한다. 우선, 제1 신호전달부(110)는 제1 출력 인에이블 신호(OE 2) 및 인버터(IV18)를 통해 제2 출력 인에이블 신호(OE3)가 반전된 신호를 입력받아 부정논리곱 연산을 수행하는 낸드게이트(ND4)와, 제1 카스레이턴시 신호(CL4)에 응답하여 낸드게이트(ND4)의 출력신호를 전달하는 전달게이트(T3)를 포함한다. 다음으로, 제2 신호전달부(120)는 제2 출력 인에이블 신호(OE3) 및 인버터(IV10)를 통해 제3 출력 인에이블 신호(OE4)가 반전된 신호를 입력받아 부정논리곱 연산을 수행하는 낸드게이트(ND5)와, 제2 카스레이턴시 신호(CL5)에 응답하여 낸드게이트(ND5)의 출력신호를 전달하는 전달게이트(T4)를 포함한다. 도4a에서 도시한 본 발명의 실시예에서는 제1 및 제2 카스레이턴시 신호(CL4,CL5)에 응답하여 동작하는 제1 및 제2 신호전달부(110,120)만을 예로 들어 도시하였으나, 실시예에 따라서는 다른 카스 레이턴시 신호(CL6 이상)에서 동작하는 신호전달부가 추가될 수 있다. 한편, 본 실시예에 따른 제1 인에이블 신호 생성부(100)는 종래기술과 달리, 제1 및 제2 카스 레이턴시 신호(CL4, CL5) 별로 구분되어 동작하는 제1 및 제2 신호전달부(110, 120)에 종래의 인에이블 신호 생성부에 입력되는 출력 인에이블 신호(OE2.5, OE3.5, OE4.5)보다 반 클럭 빠른 출력 인에이블 신호(OE2, OE3, OE4)가 입력되는 특징을 갖는다. 따라서, 제1 인에이블 신호 생성부(100)에서 생성되는 제1 인에이블 신호(qsen_pre1)는 인에이블 구간이 종래보다 반 클럭 앞선다.First, referring to 4a, the first enable signal generator 100 may include a first signal transmitter 110, a second signal transmitter 120, a first signal transmitter 110, and a second signal transmitter. Inverter IV12 generates the first enable signal qsen_pre1 by inverting and buffering the signal transferred from the unit 120. First, the first signal transmission unit 110 receives a signal obtained by inverting the second output enable signal OE3 through the first output enable signal OE 2 and the inverter IV18 and performs a negative logical product operation. The NAND gate ND4 and a transfer gate T3 transferring an output signal of the NAND gate ND4 in response to the first cascade latency signal CL4. Next, the second signal transmission unit 120 receives a signal obtained by inverting the third output enable signal OE4 through the second output enable signal OE3 and the inverter IV10 and performs a negative logical product operation. The NAND gate ND5 and a transfer gate T4 transferring an output signal of the NAND gate ND5 in response to the second cascade latency signal CL5. In the embodiment of the present invention illustrated in FIG. 4A, only the first and second signal transmission units 110 and 120 that operate in response to the first and second cascade latency signals CL4 and CL5 are illustrated as an example. May be added to the signal transmitter to operate on another cas latency signal (CL6 or more). On the other hand, unlike the prior art, the first enable signal generator 100 according to the present exemplary embodiment may be divided into first and second signal transmitters operating according to the first and second CAS latency signals CL4 and CL5. The output enable signals OE2, OE3, and OE4 that are half a clock faster than the output enable signals OE2.5, OE3.5, and OE4.5 input to the conventional enable signal generator are input to 110 and 120. Has characteristics. Therefore, the enable period qsen_pre1 generated by the first enable signal generation unit 100 is half an clock ahead of the conventional enable period.

다음으로, 도 4b를 참조하면 제2 인에이블 신호 생성부(200)는 제1 DLL클럭(fclk_dll)에 응답하여 제1 인에이블 신호(qsen_pre1)를 전달하는 전달게이트(T5) 및, 전달게이트(T5)의 출력신호를 반전 버퍼링하는 인버터(IV14) 및 인버터(IV14)의 출력신호를 인버터(IV14)의 입력단으로 전달하는 인버터(IV15)를 포함하는 래치부(220) 및, 래치부(220)의 출력신호를 반전 버퍼링하여 제2 인에이블 신 호(qsen_pre2)를 생성하는 인버터(IV16)를 포함하여 구성된다.Next, referring to FIG. 4B, the second enable signal generator 200 transmits the first enable signal qsen_pre1 and the transfer gate T5 in response to the first DLL clock fclk_dll. A latch unit 220 and a latch unit 220 including an inverter IV14 for inverting and buffering the output signal of T5 and an inverter IV15 for transmitting an output signal of the inverter IV14 to an input terminal of the inverter IV14. And an inverter IV16 for inverting and buffering the output signal of the second enable signal qsen_pre2.

마지막으로, 도4b를 참조하면 프리앰블 구간 형성신호 생성부(300)는 제2 인에이블 신호(qsen_pre2) 및 상기 제2 DLL클럭 신호(rclk_dll)를 입력받아 논리연산을 수행하는 낸드게이트(ND6) 및, 낸드게이트(ND6)의 출력신호를 소정 구간 지연시켜 프리앰블 구간 형성신호(qspre_clk)를 생성하는 복수의 인버터(IV17, IV18)로 구성된 지연부(310)를 포함하여 구성된다.Lastly, referring to FIG. 4B, the preamble section forming signal generator 300 receives a second enable signal qsen_pre2 and the second DLL clock signal rclk_dll and performs a logical operation to perform a NAND gate ND6 and And a delay unit 310 including a plurality of inverters IV17 and IV18 generating the preamble section forming signal qspre_clk by delaying the output signal of the NAND gate ND6 by a predetermined section.

이와 같이 구성된 프리앰블 구간 형성회로의 동작을 프리앰블 구간 형성관련 신호들의 타이밍도인 도5를 참조하여 구체적으로 설명한다.An operation of the preamble section forming circuit configured as described above will be described in detail with reference to FIG. 5, which is a timing diagram of signals related to preamble section forming.

도5에 도시한 바와 같이, 본 발명의 프리앰블 구간 형성회로는 우선, 종래의 프리앰블 구간 형성회로에서 형성되는 인에이블 신호(qsen_pre)보다 반 클럭 앞선 시점에 인에이블 구간을 갖는 제1 인에이블 신호(qsen_pre1)를 생성한다. 그리고, 본 발명의 프리앰블 구간 형성회로는 제1 DLL클럭 신호(fclk_dll)를 이용하여 제1 인에이블 신호(qsen_pre1)를 래치시켜 제2 DLL클럭 신호(rclk_dll)의 'E'구간을 충분히 감쌀 수 있을 만큼 인에이블 구간이 확장된 제2 인에이블 신호(qsen_pre2)를 제2 DLL클럭 신호(rclk_dll)에 동기시켜 형성한 프리앰블 구간 형성신호(qspre_clk)는 충분한 구간 동안 로우레벨을 유지하게 된다. 결국, 프리앰블 구간 형성신호(qspre_clk)에 의해 형성되는 데이터 스트로브 신호(DQS) 상의 프리앰블 구간은 마진을 안정적으로 확보한 상태로 형성된다.As shown in Fig. 5, the preamble section forming circuit of the present invention firstly includes a first enable signal having an enable section at a time that is half a clock ahead of the enable signal qsen_pre formed in the conventional preamble section forming circuit. qsen_pre1) is generated. The preamble section forming circuit of the present invention can sufficiently wrap the 'E' section of the second DLL clock signal rclk_dll by latching the first enable signal qsen_pre1 using the first DLL clock signal fclk_dll. The preamble section forming signal qspre_clk formed by synchronizing the second enable signal qsen_pre2 with the extended enable period to the second DLL clock signal rclk_dll is maintained at a low level for a sufficient period. As a result, the preamble section on the data strobe signal DQS formed by the preamble section forming signal qspre_clk is formed with a stable margin.

이하, 본 발명의 프리앰블 구간 형성회로에서 제1 인에이블 신호(qsen_pre1)와 제2 인에이블 신호(qsen_pre2) 및 프리앰블 구간 형성신호(qspre_clk)의 생성과정을 도4a 및 도4b에서 도시한 본 발명의 실시예를 통해 좀 더 구체적으로 살펴본다. 다만, 본 발명의 실시예는 카스 레이턴시(CL)가 5로 설정되어 카스 레이턴시 신호(CL5)만이 인에이블된 경우를 가정한다.Hereinafter, a process of generating the first enable signal qsen_pre1 and the second enable signal qsen_pre2 and the preamble section forming signal qspre_clk in the preamble section forming circuit of the present invention will be described with reference to FIGS. 4A and 4B. It looks at in more detail through the embodiment. However, the exemplary embodiment of the present invention assumes that the cascade latency CL is set to 5, so that only the cascade latency signal CL5 is enabled.

먼저, 제1 인에이블 신호(qsen_pre1) 생성과정을 살펴보면 다음과 같다.First, a process of generating the first enable signal qsen_pre1 is as follows.

도 4a를 참고하면, 카스 레이턴시 신호(CL5)만이 로우레벨로 인에이블되므로 전달게이트(T3)는 턴-오프되고, 전달게이트(T4)는 턴-온된다. 따라서, 제1 인에이블 신호 생성부(100)는 턴-온된 전달게이트(T4)를 통해 낸드게이트(ND5)의 출력신호를 인버터(IV12)로 전달한다. 이때, 낸드게이트(ND5)는 제2 출력 인에이블 신호(OE3) 및 제3 출력 인에이블 신호(OE4)의 반전신호를 입력받아 부정논리곱 연산을 수행하므로, 낸드게이트(ND5)는 하이레벨의 제2 출력인에이블 신호(OE3)가 입력될 때부터 하이레벨의 제3 출력인에이블 신호(OE4)가 입력될 때까지 로우레벨의 신호를 출력한다. 이와 같이 생성된 낸드게이트(ND5)의 출력신호는 턴-온된 전달게이트(T4)를 통해 인버터(IV12)에 전달되고, 인버터(IV12)는 낸드게이트(ND5)의 출력신호를 반전 버퍼링하여 제1 DLL클럭 신호(fclk_dll) 상의 a지점과 b지점 사이에서 인에이블되고, b지점과 c지점 사이에서 디스에이블되는 제1 인에이블 신호(qsen_pre1)를 생성하여 출력한다. 이때, b지점은 데이터 스트로브 신호(DQS) 상의 프리앰블 구간(F)의 형성 시점에 동기되는 제1 DLL클럭 신호(fclk_dll) 상의 지점이고, a지점은 b지점을 기준으로 반클럭 앞선 제1 DLL클럭 신호(fclk_dll) 상의 지점이며, c지점은 b지점을 기준으로 반클럭 뒤쳐진 제1 DLL클럭 신호(fclk_dll) 상의 지점이다.Referring to FIG. 4A, since only the cascade latency signal CL5 is enabled at a low level, the transfer gate T3 is turned off and the transfer gate T4 is turned on. Accordingly, the first enable signal generator 100 transmits the output signal of the NAND gate ND5 to the inverter IV12 through the turned-on transfer gate T4. In this case, since the NAND gate ND5 receives the inverted signal of the second output enable signal OE3 and the third output enable signal OE4 and performs a negative logic operation, the NAND gate ND5 has a high level. The low level signal is output from the time when the second output enable signal OE3 is input until the high level third output enable signal OE4 is input. The output signal of the NAND gate ND5 generated as described above is transferred to the inverter IV12 through the turned-on transfer gate T4, and the inverter IV12 inverts and buffers the output signal of the NAND gate ND5 to form a first signal. A first enable signal qsen_pre1, which is enabled between a point a and b on the DLL clock signal fclk_dll and is disabled between a point b and a c, is generated and output. In this case, point b is a point on the first DLL clock signal fclk_dll synchronized to the time of formation of the preamble section F on the data strobe signal DQS, and point a is the first DLL clock that is half a clock ahead of the point b. A point on the signal fclk_dll, and point c is a point on the first DLL clock signal fclk_dll, which is half clocked behind the point b.

이와 같이 본발명에 의한 제1 인에이블 신호 생성부(100)에서 생성되는 제1 인에이블 신호(qsen_pre1)는 종래의 프리앰블 구간 형성회로에서 생성되는 인에이블 신호(qsen_pre)와 비교할 때, 제1 DLL클럭 신호(fclk_dll)를 기준으로 반클럭 정도 앞선 구간에서 인에이블 구간이 형성되는 특징을 갖는다.As described above, the first enable signal qsen_pre1 generated by the first enable signal generator 100 according to the present invention is compared with the enable signal qsen_pre generated by the conventional preamble section forming circuit. An enable period is formed in a section about half a clock ahead of the clock signal fclk_dll.

다음으로, 제2 인에이블 신호(qsen_pre2) 및 프리앰블구간 형성신호(qspre_clk) 생성과정을 살펴보면 다음과 같다.Next, a process of generating the second enable signal qsen_pre2 and the preamble section forming signal qspre_clk will be described.

우선, 도4b를 참고하면 제2 인에이블 신호 생성부(200)는 제1 인에이블 신호(qsen_pre1) 및 제1 DLL클럭(fclk_dll)을 인가받아, 제2 인에이블 신호(qsen_pre2)를 생성한다. 제2 인에이블 신호(qsen_pre2)의 생성과정을 좀더 구체적으로 살펴보면 전달게이트(T5)는 제1 DLL클럭(fclk_dll)이 하이레벨인 상태에서만 턴-온되어, 제1 인에이블 신호(qsen_pre1)를 래치부(220)에 전달한다. 즉, 도5에서 도시한 바와 같이 a지점과 b지점 사이에서는 전달게이트(T5)가 턴-온된 상태이므로 제1 인에이블 신호(qsen_pre1)가 래치부에 전달되지만, b지점과 c지점 사이에서는 전달게이트(T5)가 턴-오프 상태가 되어 제1 인에이블 신호(qsen_pre1)가 래치부(220)에 전달되지 않게되고, c지점이후가 되서야 전달게이트(T5)가 다시 턴-온되어 래치부(220)에 제1 인에이블 신호(qsen_pre1)가 전달된다. 따라서, 인버터(IV16)를 통해 생성되는 제2 인에이블 신호(qsen_pre2)는 앞서 생성된 제1 인에 이블 신호(qsen_pre1)와 인에이블되는 시점은 거의 동일하나, 디스에이블되는 시점은 제1 DLL클럭(fclk_dll)이 다시 하이레벨로 천이하는 시점인 c지점에서 소정 구간 지연된 구간으로 상이하다. 결국 제2 인에이블 신호(qsen_pre2)는 제1 인에이블 신호(qsen_pre1) 보다 인에이블 구간이 확대되어 형성된다.First, referring to FIG. 4B, the second enable signal generator 200 receives the first enable signal qsen_pre1 and the first DLL clock fclk_dll to generate a second enable signal qsen_pre2. Looking at the generation process of the second enable signal qsen_pre2 in more detail, the transfer gate T5 is turned on only when the first DLL clock fclk_dll is at a high level to latch the first enable signal qsen_pre1. Transfer to the unit 220. That is, as shown in FIG. 5, since the transfer gate T5 is turned on between the point a and the point b, the first enable signal qsen_pre1 is transmitted to the latch portion, but is transmitted between the point b and the point c. The gate T5 is turned off so that the first enable signal qsen_pre1 is not transmitted to the latch unit 220. After the point c, the transfer gate T5 is turned on again and the latch unit ( The first enable signal qsen_pre1 is transmitted to 220. Accordingly, the time point at which the second enable signal qsen_pre2 generated through the inverter IV16 is enabled is substantially the same as the first enable signal qsen_pre1 generated previously, but the time at which the second enable signal qsen_pre1 is disabled is the first DLL clock. It is different from the point c which is a point where (fclk_dll) transitions to the high level again by a delayed section. As a result, the second enable signal qsen_pre2 is formed by enlarging the enable period more than the first enable signal qsen_pre1.

이와 같이 본 발명은 제2 인에이블 신호 생성부(200)에 의해 제1 인에이블 신호(qsen_pre1) 보다 확장된 인에이블 구간을 갖는 제2 인에이블 신호(qsen_pre2)를 형성함으로써, 제2 인에이블 신호(qsen_pre2)의 인에이블 구간이 제2 DLL클럭(rclk_dll)의 'E'구간을 충분히 감쌀 수 있도록 형성된다.As described above, the present invention forms the second enable signal qsen_pre2 having the enable period extended by the second enable signal generator 200 more than the first enable signal qsen_pre1, thereby enabling the second enable signal. An enable section of (qsen_pre2) is formed to sufficiently wrap the 'E' section of the second DLL clock rclk_dll.

마지막으로, 프리앰블 구간 형성신호(qspre_clk)의 생성과정을 살펴보면 다음과 같다.Finally, the generation process of the preamble section forming signal qspre_clk is as follows.

우선, 도4b를 참고하면 낸드게이트(ND6)는 제2 인에이블 신호(qspre_pre2) 및 제2 DLL클럭(rclk_dll)을 입력받아 부정논리곱 연산을 수행하고, 지연부(310)는 낸드게이트(ND6)의 출력신호를 입력받아 소정 구간 지연시켜 프리앰블 구간 형성신호(qspre_clk)를 생성하여 출력한다. 이때, 제2 인에이블 신호(qsen_pre2)가 제2 DLL클럭(rclk_dll)의 'E'구간을 모두 감싼 상태이므로 프리앰블 구간 형성신호(qspre_clk)는 제2 DLL클럭(rclk_dll)이 'E'구간 동안 로우레벨 상태가 된다. 다만, 생성되는 프리앰블 구간 형성신호(qspre_clk)는 낸드게이트(ND6)의 출력신호가 지연부(310)를 통과한 신호이므로 제2 DLL클럭(rclk_dll)의 'E'구간보다 소정 구간 지연된 구간에서 로우레벨로 천이한다.First, referring to FIG. 4B, the NAND gate ND6 receives the second enable signal qspre_pre2 and the second DLL clock rclk_dll and performs a negative logic product operation. The delay unit 310 performs the NAND gate ND6. A preamble section forming signal qspre_clk is generated and output by delaying a predetermined section by receiving the output signal of the &quot; At this time, since the second enable signal qsen_pre2 surrounds all the 'E' sections of the second DLL clock rclk_dll, the preamble section forming signal qspre_clk is low during the second DLL clock rclk_dll. You are in a level state. However, since the generated preamble section forming signal qspre_clk is a signal through which the output signal of the NAND gate ND6 has passed through the delay unit 310, the preamble section forming signal qspre_clk is low in a section delayed by a predetermined section than the 'E' section of the second DLL clock rclk_dll. Transition to level.

이와 같이, 본 발명의 프리앰블 구간 형성신호 생성부(300)에서 생성되는 프리앰블 구간 형성신호(qspre_clk)는 제2 DLL클럭(rclk_dll)의 'E'구간을 충분히 감쌀 수 있도록 인에이블 구간이 형성된 제2 인에이블 신호(qsen_pre2)를 제2 DLL클럭(rclk_dll)에 동기시켜 형성하므로, 종래와 다르게 충분한 구간(0.9~1.1tck, F)동안 로우레벨 상태를 유지할 수 있게 된다. 따라서, 본 발명에 의하면 프리앰블 구간의 마진을 안정적으로 확보할 수 있는 프리앰블 구간 형성신호(qspre_clk)를 형성할 수 있고, 이와 같이 형성된 프리앰블 구간 형성신호(qspre_clk)에 의해 데이터 리드/라이트 시 야기되는 오작동을 방지할 수 있게 된다.As described above, the preamble section forming signal qspre_clk generated by the preamble section forming signal generator 300 of the present invention has a second enable section formed to sufficiently cover the 'E' section of the second DLL clock rclk_dll. Since the enable signal qsen_pre2 is formed in synchronization with the second DLL clock rclk_dll, the low level state can be maintained for a sufficient period (0.9 to 1.1 tck, F) unlike the conventional art. Accordingly, according to the present invention, a preamble section forming signal qspre_clk capable of stably securing a margin of the preamble section can be formed, and a malfunction caused when data read / write is caused by the preamble section forming signal qspre_clk formed as described above. Can be prevented.

이상 설명한 바와 같이, 본 발명에 따른 프리앰블 구간 형성회로는 DLL클럭(rclk_dll)의 소정 구간을 충분히 감쌀 수 있는 인에이블 신호를 생성함으로써, 동작 속도가 빠른 메로리 장치에서도 데이터 스트로브 신호 상에 형성되는 프리앰블 구간의 마진을 안정적으로 확보할 수 있는 효과가 있다.As described above, the preamble section forming circuit according to the present invention generates an enable signal capable of sufficiently covering a predetermined section of the DLL clock rclk_dll, thereby forming a preamble section formed on the data strobe signal even in a memory device having a high operating speed. It is effective to secure stable margins.

또한, 충분한 구간이 확보된 프리앰블 구간에 의해 데이터 리드/라이트 시 야기되는 오동작을 방지할 수 있는 효과도 있다.In addition, there is an effect that can prevent the malfunction caused when the data read / write by the preamble section is secured sufficient period.

Claims (14)

카스 레이턴시 신호에 따라 선택된 제1 및 제2 출력 인에이블 신호를 이용하여 제1 인에이블 신호를 생성하는 제1 인에이블 신호 생성부와;A first enable signal generator configured to generate a first enable signal by using the first and second output enable signals selected according to the cas latency signal; 상기 제1 인에이블 신호를 제1 DLL(Delay Locked Loop)클럭에 동기시켜 제2 인에이블 신호를 생성하는 제2 인에이블 신호 생성부; 및A second enable signal generator configured to generate a second enable signal by synchronizing the first enable signal with a first delay locked loop (DLL) clock; And 상기 제2 인에이블 신호를 제2 DLL클럭에 동기시켜 데이터 스트로브 신호에 프리앰블 구간을 형성하기 위한 프리앰블 구간 형성신호를 생성하는 프리앰블 구간 형성신호 생성부를 포함하는 프리앰블 구간 제어회로.And a preamble section forming signal generator configured to generate a preamble section forming signal for forming a preamble section in the data strobe signal by synchronizing the second enable signal to a second DLL clock. 제1 항에 있어서, According to claim 1, 상기 제1 인에이블 신호는The first enable signal is 제1 지점과 제2 지점 사이에서 인에이블되고, 상기 제1 지점과 제3 지점 사이에서 디스에이블되되,Enabled between a first point and a second point, disabled between the first point and a third point, 상기 제1 지점은 프리앰블 구간의 형성시점과 동기되는 제1 DLL클럭 상의 지점이고, 상기 제2 지점은 상기 제1 지점보다 반클럭 앞선 제1 DLL클럭 상의 지점이며, 상기 제3 지점은 상기 제1 지점보다 반클럭 뒤쳐진 제1 DLL클럭 상의 지점인 것을 특징으로 하는 프리앰블 구간 제어회로.The first point is a point on the first DLL clock synchronized with the time of forming the preamble section, and the second point is a point on the first DLL clock half clock ahead of the first point, and the third point is the first point. And a point on the first DLL clock half a clock behind the point. 제1 항에 있어서, According to claim 1, 상기 제1 인에이블 신호 생성부는The first enable signal generator 상기 제1 출력 인에이블 신호 및 상기 제2 출력 인에이블 신호를 버퍼링한 신호를 입력받아 논리연산을 수행하는 논리부와;A logic unit configured to receive a signal buffering the first output enable signal and the second output enable signal and perform a logic operation; 상기 카스 레이턴시 신호에 응답하여 상기 논리부의 출력 신호를 전달하는 전달부를 포함하는 프리앰블 구간 제어회로.And a transfer unit configured to transfer an output signal of the logic unit in response to the cas latency signal. 제3 항에 있어서, The method of claim 3, wherein 상기 제1 인에이블 신호 생성부는 상기 전달부의 출력 신호를 반전 버퍼링하는 인버터를 더 포함하는 것을 특징으로 하는 프리앰블 구간 제어회로.The first enable signal generation unit further comprises an inverter for inverting and buffering the output signal of the transfer unit. 제3 항에 있어서, The method of claim 3, wherein 상기 논리부는 부정논리곱 연산을 수행하는 것을 특징으로 하는 프리앰블 구간 제어회로.And the logic unit performs a negative logical product operation. 제3 항에 있어서, The method of claim 3, wherein 상기 전달부는 상기 카스 레이턴시 신호에 응답하여 턴온되는 전달게이트로 구성되는 것을 특징으로 하는 프리앰블 구간 제어회로.And the transfer unit comprises a transfer gate turned on in response to the cas latency signal. 제2 항에 있어서, The method of claim 2, 상기 제2 인에이블 신호는 상기 제1 지점과 상기 제2 지점 사이에서 인에이블되고, 상기 제3 지점 이후에 디스에이블되는 것을 특징으로 하는 프리앰블 구간 제어회로.And wherein the second enable signal is enabled between the first point and the second point and is disabled after the third point. 제1 항에 있어서, According to claim 1, 상기 제2 인에이블 신호 생성부는The second enable signal generator 상기 제1 DLL(Delay Locked Loop)클럭에 응답하여 상기 제1 인에이블 신호를 전달하는 전달부 및;A transfer unit configured to transmit the first enable signal in response to the first delay locked loop (DLL) clock; 상기 전달부의 출력 신호를 래치하는 래치부를 포함하는 프리앰블 구간 제어회로.And a latch unit for latching an output signal of the transfer unit. 제8 항에 있어서, The method of claim 8, 상기 제2 인에이블 신호 생성부는The second enable signal generator 상기 래치부의 출력 신호를 반전 버퍼링하는 인버터를 더 포함하는 것을 특징으로 하는 프리앰블 구간 제어회로.And an inverter configured to invert and buffer the output signal of the latch unit. 제8 항에 있어서, The method of claim 8, 상기 전달부는The delivery unit 상기 제1 DLL클럭에 응답하여 턴온되는 전달게이트로 구성되는 것을 특징으로 하는 프리앰블 구간 제어회로.And a transfer gate turned on in response to the first DLL clock. 제8 항에 있어서, The method of claim 8, 상기 래치부는The latch portion 상기 전달부로부터의 신호를 반전 버퍼링하는 제1 인버터 및;A first inverter for inverting and buffering the signal from the transfer unit; 상기 제1 인버터의 출력신호를 반전 버퍼링하여 상기 제1 인버터의 입력단으로 전달하는 제2 인버터로 구성되는 것을 특징으로 하는 프리앰블 구간 제어회로.And a second inverter configured to invert and buffer an output signal of the first inverter and transmit the inverted buffer to an input terminal of the first inverter. 제1 항에 있어서,According to claim 1, 상기 프리앰블 구간 형성신호 생성부는The preamble section forming signal generator 상기 제2 인에이블 신호 및 상기 제2 DLL클럭 신호를 입력받아 논리연산을 수행하는 논리부 및;A logic unit configured to receive the second enable signal and the second DLL clock signal and perform a logic operation; 상기 논리부의 출력 신호를 소정 구간 지연시켜 출력하는 지연부를 포함하는 프리앰블 구간 제어회로.And a delay unit configured to delay and output the output signal of the logic unit by a predetermined period. 제12 항에 있어서, The method of claim 12, 상기 논리부는 부정논리곱 연산을 수행하는 것을 특징으로 하는 프리앰블 구간 제어회로.And the logic unit performs a negative logical product operation. 제12 항에 있어서,The method of claim 12, 상기 지연부는 인버터 체인으로 구성되는 것을 특징으로 하는 프리앰블 구간 제어회로.The delay unit preamble section control circuit, characterized in that consisting of an inverter chain.
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