KR100818104B1 - Semiconductor memory device - Google Patents

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KR100818104B1 KR1020060130417A KR20060130417A KR100818104B1 KR 100818104 B1 KR100818104 B1 KR 100818104B1 KR 1020060130417 A KR1020060130417 A KR 1020060130417A KR 20060130417 A KR20060130417 A KR 20060130417A KR 100818104 B1 KR100818104 B1 KR 100818104B1
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Abstract

A semiconductor memory device is provided to improve tRP(RAS Precharge Time) by improving bit line voltage drop by charge sharing between a bit line and a segment input/output line. A semiconductor memory device includes a sense amplifier, a column selection part, a sense amplifier driving part and a control signal generation part(16). The column selection part connects a bit line and a segment input/output line in response to a column address selection signal. The sense amplifier driving part supplies one of a first voltage and a second voltage as a driving voltage of the sense amplifier. The control signal generation part outputs a control signal controlling the sense amplifier driving part in response to a sense amplifier enable signal. The sense amplifier driving part drives the sense amplifier with the first voltage, when the column address selection signal is enabled. The control signal generation part includes a control signal generation unit(20) outputting a first or a second pullup control signal and a pulldown control signal by the sense amplifier enable signal and a pullup control unit outputting the first or the second pullup control signal by the column address selection signal.

Description

반도체 메모리 장치{Semiconductor Memory Device}Semiconductor Memory Device

도 1은 종래 컬럼 어드레스 선택 신호가 활성화될 때 비트라인과 세그먼트 라인 간의 차지 쉐어링을 나타내는 파형도. 1 is a waveform diagram showing charge sharing between a bit line and a segment line when a conventional column address selection signal is activated.

도 2는 본 발명의 센스앰프 구동회로를 나타내는 회로도.2 is a circuit diagram showing a sense amplifier driving circuit of the present invention.

도 3은 도 2의 제어신호 생성부의 상세 회로도.3 is a detailed circuit diagram of a control signal generator of FIG. 2.

도 4는 도 2의 제어신호 생성부의 동작 파형도.4 is an operational waveform diagram of a control signal generator of FIG. 2;

본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 컬럼 선택 신호에 상응하여 센스앰프로 오버드라이브 전압을 공급하는 반도체 메모리 장치에 관한 것이다. The present invention relates to a semiconductor memory device, and more particularly, to a semiconductor memory device for supplying an overdrive voltage to a sense amplifier corresponding to a column select signal.

일반적으로 디램(DRAM)의 셀 구조는 하나의 트랜지스터와 하나의 캐패시터가 연결되어 구성되며, 캐패시터에 저장된 전하는 리드, 라이트 및 리프레시에 의해 워드라인이 활성화되면 비트라인에 실려 비트라인 센스앰프에 의해 증폭된다. In general, a cell structure of a DRAM is formed by connecting one transistor and one capacitor, and the charge stored in the capacitor is loaded on the bit line when the word line is activated by read, write, and refresh and amplified by the bit line sense amplifier. do.

도 1을 참조하여 리드 동작을 살펴보면, 워드라인이 활성화되고 셀과 비트라인 BL, BLB 간의 차지 쉐어링(Charge Sharing)을 통해 전위차가 발생한 비트라인 BL, BLB이 비트라인 센스앰프에 의해 증폭된다. 이어서, 컬럼 선택 신호 YI가 활성화되면 비트라인 BL, BLB와 세그먼트 입출력 라인 SIO, SIOB 간의 차지 쉐어링이 발생하여 세그먼트 입출력 라인 SIO, SIOB 간의 전위차가 유발된다. 이러한 세그먼트 입출력 라인 SIO, SIOB의 전위차는 미도시 되었으나 로컬 입출력 라인 LIO, LIOB을 통해 전달되고 데이터 센스앰프에 의해 한번 더 증폭되어 글로벌 입출력 라인 GIO, GIOB를 통해 출력된다. Referring to FIG. 1, when a read line is activated, bit lines BL and BLB having a potential difference through charge sharing between a cell, a bit line BL, and a BLB are amplified by the bit line sense amplifier. Subsequently, when the column select signal YI is activated, charge sharing occurs between the bit lines BL and BLB and the segment input / output lines SIO and SIOB, thereby causing a potential difference between the segment input / output lines SIO and SIOB. Although the potential difference between the segment input / output lines SIO and SIOB is not shown, the potential difference is transmitted through the local input / output lines LIO and LIOB and amplified once more by the data sense amplifier and output through the global input / output lines GIO and GIOB.

한편, 비트라인 센스앰프는 비트라인 BL, BLB의 증폭을 빠르고 안정적으로 수행하기 위해 증폭 초기에 오버드라이브 전압 VDD로 소정 시간 동안 구동되고 그 후 내부전압 VCORE로 구동된다. 따라서, 액티브가 끝나고 컬럼 선택 신호 YI가 활성화되는 시점에서 비트라인 센스앰프는 내부전압 VCORE로 구동된다. On the other hand, the bit line sense amplifier is driven by the overdrive voltage VDD for a predetermined time at the initial stage of amplification so as to quickly and stably amplify the bit lines BL and BLB, and then the internal voltage VCORE. Therefore, the bit line sense amplifier is driven by the internal voltage VCORE at the time when the activation ends and the column select signal YI is activated.

그러나, 컬럼 선택 신호 YI가 활성화되어 비트라인 BL, BLB과 세그먼트 입출력 라인 SIO, SIOB 간의 차지 쉐어링이 발생하면, 내부전압 VCORE과 접지전압 VSS로 증폭된 비트라인 BL, BLB의 전압 강하(Voltage Drop)가 크게 발생하므로 라스 프리차지 시간 tRP(RAS Precharge Time)을 증가시키는 문제가 있다. However, when the column selection signal YI is activated and charge sharing occurs between the bit lines BL and BLB and the segment input / output lines SIO and SIOB, the voltage drop of the bit lines BL and BLB amplified by the internal voltage VCORE and the ground voltage VSS is reduced. Since a large occurrence occurs, there is a problem of increasing the RAS precharge time (tRP).

또한, 세그먼트 입출력 라인 SIO, SIOB 간의 전위차는 미비하므로 라스 액티브 이후 실제로 데이터를 리드 할 수 있는 시간 tRCD(RAS to CAS Delay Time)를 증가시켜 고속화를 저해하는 문제가 있다. In addition, since the potential difference between the segment input and output lines SIO and SIOB is insignificant, there is a problem of increasing the time tRCD (RAS to CAS Delay Time) that can actually read data after the last active, thereby inhibiting the speedup.

또한, 비트라인 BL, BLB와 세그먼트 입출력 라인 SIO, SIOB 간의 차지 쉐어링으로 발생한 전압 강하를 회복하기 위해, 비트라인 센스앰프로 내부전압 VCORE을 제공하는 트랜지스터의 크기가 커지는 문제가 있다. In addition, in order to recover the voltage drop caused by the charge sharing between the bit lines BL, BLB, the segment input / output lines SIO, and the SIOB, there is a problem in that the size of the transistor providing the internal voltage VCORE as the bit line sense amplifier increases.

따라서, 본 발명의 목적은 컬럼 선택 신호가 활성화되는 동안 비트라인 센스앰프로 오버드라이브 전압을 인가하는 반도체 메모리 장치를 제공하는 데 있다. Accordingly, an object of the present invention is to provide a semiconductor memory device which applies an overdrive voltage to a bit line sense amplifier while a column select signal is activated.

본 발명의 다른 목적은 비트라인과 세그먼트 입출력 라인 간의 차지 쉐어링에 의한 비트라인 전압 강하를 개선함으로써 tRP를 개선하는 반도체 메모리 장치를 제공하는 데 있다. Another object of the present invention is to provide a semiconductor memory device that improves tRP by improving a bit line voltage drop caused by charge sharing between a bit line and a segment input / output line.

본 발명의 또 다른 목적은 세그먼트 입출력 라인 간의 전위차를 증대시켜 tRCD를 개선하는 반도체 메모리 장치를 제공하는 데 있다. Another object of the present invention is to provide a semiconductor memory device which improves tRCD by increasing a potential difference between segment input and output lines.

본 발명의 또 다른 목적은 센스앰프로 내부전압을 공급하는 트랜지스터의 면적을 개선하는 반도체 메모리 장치를 제공하는 데 있다. Another object of the present invention is to provide a semiconductor memory device for improving the area of a transistor for supplying an internal voltage to a sense amplifier.

상기한 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는, 센스앰프; 컬럼 어드레스 선택 신호에 응답하여 비트라인과 세그먼트 입출력 라인을 연결하는 컬럼 선택부; 제1 전압 또는 제2 전압 중 어느 하나를 상기 센스앰프의 구동전압으로 공급하는 센스앰프 구동부; 및 센스앰프 인에이블 신호에 응답하여 상기 센스앰프 구동부를 제어하는 제어신호를 출력하는 제어신호 발생부;를 포함하고, 상기 센스앰프 구동부는 상기 컬럼 어드레스 선택 신호가 활성화되는 경우, 상기 제1 전압으로 상기 센스앰프를 구동시킴을 특징으로 한다. A semiconductor memory device of the present invention for achieving the above object, a sense amplifier; A column selector connecting the bit line and the segment input / output line in response to the column address select signal; A sense amplifier driver configured to supply one of a first voltage and a second voltage as a driving voltage of the sense amplifier; And a control signal generator for outputting a control signal for controlling the sense amplifier driver in response to a sense amplifier enable signal, wherein the sense amplifier driver is configured to return to the first voltage when the column address selection signal is activated. It is characterized in that for driving the sense amplifier.

상기 제1 전압은 상기 제2 전압 보다 적어도 높은 레벨의 전압임이 바람직하다. Preferably, the first voltage is a voltage of at least a higher level than the second voltage.

상기 제어신호 발생부는 상기 센스앰프 인에이블 신호에 의해 제1 내지 제2 풀업 제어신호 및 풀다운 제어신호를 출력하는 제어신호 발생수단; 및 상기 컬럼 어드레스 선택 신호에 의해 상기 제1 내지 제2 풀업 제어신호를 출력하는 풀업 제어수단;을 포함하여 구성된다. The control signal generator comprises control signal generation means for outputting first to second pull-up control signals and pull-down control signals by the sense amplifier enable signal; And pull-up control means for outputting the first to second pull-up control signals by the column address selection signal.

여기서, 상기 제1 풀업 제어신호는 상기 제1 전압을 제어하는 신호이다.Here, the first pull-up control signal is a signal for controlling the first voltage.

상기 풀업 제어수단은 상기 컬럼 어드레스 선택 신호가 활성화될 때 상기 제1 풀업 제어신호를 활성화시키는 제1 제어수단; 및 상기 컬럼 어드레스 선택 신호가 활성화될 때 상기 제2 풀업 제어신호를 비활성화시키는 제2 제어수단;을 포함하여 구성된다. The pull-up control means may include first control means for activating the first pull-up control signal when the column address selection signal is activated; And second control means for deactivating the second pull-up control signal when the column address selection signal is activated.

상기 제1 제어수단은 상기 컬럼 어드레스 선택 신호와 상기 제1 풀업 제어신호를 입력받는 낸드게이트; 및 상기 낸드게이트의 출력을 버퍼링하여 출력하는 인버터들;을 포함하여 구성된다. The first control means may include a NAND gate receiving the column address selection signal and the first pull-up control signal; And inverters for buffering and outputting the output of the NAND gate.

상기 제2 제어수단은 상기 컬럼 어드레스 선택 신호와 상기 제2 풀업 제어신호를 입력받는 낸드게이트; 및 상기 낸드게이트의 출력을 반전시켜 출력하는 인버터;를 포함하여 구성된다. The second control unit may include a NAND gate configured to receive the column address selection signal and the second pull-up control signal; And an inverter for inverting and outputting the output of the NAND gate.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다. Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.

본 발명은 컬럼 선택 신호에 의해 센스앰프 오버드라이브 구간을 제어함으로써 비트라인의 전압 강하를 개선하고 세그먼트 입출력 라인의 전위차를 증가시켜 tRCD를 개선하는 센스앰프 구동회로에 관한 것으로, 구체적인 실시예가 도 2와 같이 제시된다. The present invention relates to a sense amplifier driving circuit which improves tRCD by improving a voltage drop of a bit line and increasing a potential difference of a segment input / output line by controlling a sense amplifier overdrive section by a column select signal. Are presented together.

도 2를 참조하면, 본 발명의 센스앰프 구동회로는 센스앰프(10), 컬럼 선택부(12), 센스앰프 구동부(14) 및 제어신호 발생부(16)를 포함하여 구성된다. Referring to FIG. 2, the sense amplifier driving circuit of the present invention includes a sense amplifier 10, a column selector 12, a sense amplifier driver 14, and a control signal generator 16.

센스앰프(10)는 오버드라이브 전압 VDD과 내부전압 VCORE 중 어느 하나를 선택적으로 풀업 전압 RTO로 제공받고 접지전압 VSS을 풀다운 전압 SB으로 제공받아 비트라인 BL, BLB 전위를 증폭시키는 회로로, 당업계에 널리 알려진 래치형 센스앰프로 구현될 수 있다. The sense amplifier 10 is a circuit for amplifying bit line BL and BLB potentials by selectively receiving any one of an overdrive voltage VDD and an internal voltage VCORE as a pull-up voltage RTO and receiving a ground voltage VSS as a pull-down voltage SB. It can be implemented as a latch type sense amplifier well known in the art.

여기서, 오버드라이브 전압 VDD는 내부전압 VCORE 보다 적어도 높은 레벨의 전압이다.Here, the overdrive voltage VDD is a voltage of at least a level higher than the internal voltage VCORE.

컬럼 선택부(12)는 컬럼 선택 신호 YI를 게이트로 인가받아 비트라인 BL, BLB을 선택하고 선택된 비트라인 BL, BLB와 세그먼트 입출력 라인 SIO, SIOB 간에 차지 쉐어링을 수행하는 회로로, NMOS 트랜지스터들(N1, N2)로 구현될 수 있다. The column selector 12 receives a column select signal YI as a gate to select bit lines BL and BLB and performs charge sharing between the selected bit lines BL and BLB and the segment input / output lines SIO and SIOB. N1, N2).

여기서, 컬럼 선택 신호 YI는 액티브 신호에 의해 활성화되는 신호로 하이 레벨로 활성화된다. Here, the column select signal YI is a signal activated by the active signal and is activated at a high level.

센스앰프 구동부(14)는 제1 풀업 제어신호 SAP1에 의해 오버드라이브 전압 VDD를 풀업 전압 RTO로 제공하는 NMOS 트랜지스터(N3)와, 제2 풀업 제어신호 SAP2에 의해 내부전압 VCORE를 풀업 전압 RTO로 제공하는 NMOS 트랜지스터(N4) 및 풀다운 제어신호 SAN에 의해 접지전압 VSS를 풀다운 전압 SB로 제공하는 NMOS 트랜지스터(N5)를 포함하여 구성된다. The sense amplifier driver 14 provides the NMOS transistor N3 for providing the overdrive voltage VDD to the pull-up voltage RTO by the first pull-up control signal SAP1 and the internal voltage VCORE to the pull-up voltage RTO by the second pull-up control signal SAP2. NMOS transistor N4 and NMOS transistor N5 which provides ground voltage VSS as pull-down voltage SB by means of pull-down control signal SAN.

제어신호 발생부(16)는 센스앰프 인에이블 신호 SAEN를 제공받아 제1 및 제2 풀업 제어신호 SAP1, SAP2와 풀다운 제어신호 SAN을 생성하며, 프리 컬럼 선택 신 호 PRE_YI를 제공받아 프리 컬럼 선택 신호 PRE_YI가 활성화되는 구간에 제1 풀업 제어신호 SAP1을 활성화시켜 출력한다. The control signal generator 16 receives the sense amplifier enable signal SAEN to generate the first and second pull-up control signals SAP1 and SAP2 and the pull-down control signal SAN, and receives the free column selection signal PRE_YI to receive the free column selection signal. The first pull-up control signal SAP1 is activated and output in the section where PRE_YI is activated.

여기서, 프리 컬럼 선택 신호 PRE_YI는 컬럼 선택 신호 YI가 활성화되는 시점보다 최소한 같거나 앞선 시점에서 로우 레벨로 활성화되며, 컬럼 선택 신호 YI 보다 앞선 시점에서 비활성화되는 신호이다.Here, the pre-column selection signal PRE_YI is activated at a low level at least equal to or earlier than the time at which the column selection signal YI is activated, and is deactivated at a time earlier than the column selection signal YI.

도 3을 참조하면, 제어신호 발생부(16)는 센스앰프 인에이블 신호 SAEN에 의해 제1 및 제2 풀업 제어신호 SAP1, SAP2와 풀다운 제어신호 SAN을 출력하는 제어신호 발생수단(20) 및 프리 컬럼 선택 신호 PRE_YI에 의해 제1 및 제2 풀업 제어신호 SAP1, SAP2의 출력을 제어하는 풀업 제어신호 제어수단(30)을 포함하여 구성된다. Referring to FIG. 3, the control signal generating unit 16 outputs the first and second pull-up control signals SAP1 and SAP2 and the pull-down control signal SAN by the sense amplifier enable signal SAEN and the preliminary signal. And pull-up control signal control means 30 for controlling the output of the first and second pull-up control signals SAP1 and SAP2 by the column selection signal PRE_YI.

제어신호 발생수단(20)은 센스앰프 인에이블 신호 SAEN을 비트라인의 증폭을 위한 전압차가 발생하는 소정 시간 동안 지연시켜 출력신호 CON1, CON2를 출력하는 제1 지연부(22), 출력신호 CON2를 센스앰프 오버드라이브 구간 동안 지연 및 반전시켜 출력신호 CON3을 출력하는 제2 지연부(24), 출력신호 CON1, CON2, CON3를 논리조합하여 제1 및 제2 풀업 제어신호 SAP1, SAP2 및 풀다운 제어신호 SAN을 출력하는 출력부(26)를 포함하여 구성된다. The control signal generating means 20 delays the sense amplifier enable signal SAEN for a predetermined time during which a voltage difference for amplifying the bit line occurs, thereby outputting the first delay unit 22 and the output signal CON2 that output the output signals CON1 and CON2. The second delay unit 24 for delaying and inverting the output signal CON3 by delaying and inverting the sense amplifier overdrive period, and the first and second pullup control signals SAP1, SAP2 and the pulldown control signal by logically combining the output signals CON1, CON2, and CON3. And an output unit 26 for outputting the SAN.

출력부(26)는 출력신호 CON1을 버퍼링하여 풀다운 제어신호 SAN으로 출력하는 인버터들(INV1, INV2)과, 출력신호 CON2, CON3을 낸드결합하여 제1 풀업 제어신호 SAP1를 출력하는 낸드게이트(NAND1)와 출력신호 CON1와 반전된 출력신호 CON3을 낸드결합하는 낸드게이트(NAND2)와 낸드게이트(NAND2)의 출력을 반전시켜 제2 풀업 신호를 출력하는 인버터(INV3)을 포함하여 구성된다. The output unit 26 buffers the output signal CON1 and outputs the first pull-up control signal SAP1 by NAND combining the inverters INV1 and INV2 for outputting the pull-down control signal SAN to the pull-down control signal SAN. ), An NAND gate NAND2 for NAND coupling the output signal CON1, and an inverted output signal CON3, and an inverter INV3 for inverting the output of the NAND gate NAND2 and outputting a second pull-up signal.

풀업 제어신호 제어수단(30)은 프리 컬럼 선택 신호 PRE_YI가 활성화될 때 제1 풀업 제어신호 SAP1를 활성화시키는 제1 제어수단(32) 및 제2 풀업 제어신호 SAP2를 비활성화시키는 제2 제어수단(34)을 포함하여 구성된다. The pull-up control signal control means 30 includes first control means 32 for activating the first pull-up control signal SAP1 and second control means 34 for deactivating the second pull-up control signal SAP2 when the pre-column selection signal PRE_YI is activated. It is configured to include).

제1 제어수단(32)은 프리 컬럼 선택 신호 PRE_YI와 제1 풀업 제어신호 SAP1를 낸드결합하는 낸드게이트(NAND3)와 낸드게이트(NAND3)의 출력을 버퍼링하여 출력하는 인버터들(INV4, INV5)을 포함하여 구성되고, 프리 컬럼 선택 신호 PRE_YI가 활성화될 때 제1 풀업 제어신호 SAP1를 활성화시켜 출력한다. The first control means 32 buffers the outputs of the NAND gate NAND3 and the NAND gate NAND3 that NAND-couples the pre-column selection signal PRE_YI and the first pull-up control signal SAP1 to output the inverters INV4 and INV5. The first pull-up control signal SAP1 is activated and output when the pre-column selection signal PRE_YI is activated.

제2 제어수단(34)은 프리 컬럼 선택 신호 PRE_YI와 제2 풀업 제어신호 SAP2를 낸드결합하는 낸드게이트(NAND4)와 낸드게이트(NAND4)의 출력을 반전시켜 출력하는 인버터(INV6)를 포함하여 구성되고, 프리 컬럼 선택 신호 PRE_YI가 활성활될 때 제2 풀업 제어신호 SAP2를 비활성화시켜 출력한다. The second control means 34 includes a NAND gate NAND4 for NAND coupling the pre-column selection signal PRE_YI and the second pull-up control signal SAP2, and an inverter INV6 for inverting and outputting the outputs of the NAND gate NAND4. When the pre-column selection signal PRE_YI is activated, the second pull-up control signal SAP2 is deactivated and output.

도 4를 참조하여 센스앰프 구동회로의 동작을 살펴보면, 센스앰프 인에이블 신호 SAEN이 하이 레벨로 활성화되면 출력신호 CON1, CON2는 하이 레벨로 활성화되고 출력신호 CON3는 제2 지연부(24)에 의해 초기 오버드라이빙 시간 만큼 하이 레벨로 활성화된다. Referring to FIG. 4, when the sense amplifier enable signal SAEN is activated to the high level, the output signals CON1 and CON2 are activated to the high level and the output signal CON3 is activated by the second delay unit 24. Active at high level for initial overdriving time.

풀다운 제어신호 SAN는 출력신호 CON1을 버퍼링하여 출력되는 신호이므로 출력신호 CON1과 동일하게 하이 레벨로 활성화된다. Since the pull-down control signal SAN is a signal that is output by buffering the output signal CON1, the pull-down control signal SAN is activated at the same high level as the output signal CON1.

제1 풀업 제어신호 SAP1는 출력신호 CON2와 출력신호 CON3를 낸드결합하여 출력되는 신호 A와 프리 컬럼 선택 신호 PRE_YI를 낸드결합하고 버퍼링하여 출력되 는 신호이므로 신호 A 또는 프리 컬럼 선택 신호 PRE_YI 중 적어도 어느 하나가 로우 레벨인 구간 동안 하이 레벨로 출력된다. The first pull-up control signal SAP1 is a signal NAND-coupled and buffered the signal A and the pre-column selection signal PRE_YI output by NAND combining the output signal CON2 and the output signal CON3, and therefore, at least any one of signal A or the pre-column selection signal PRE_YI. The output is at high level during a period where one is low level.

즉, 제1 풀업 제어신호 SAP1은 프리 컬럼 선택 신호 PRE_YI가 활성화되기 전, 오버드리이빙 시간 만큼 활성화되고, 이후부터 프리 컬럼 선택 신호 PRE_YI가 활성화되는 구간 동안 다시 활성화된다. 따라서, 프리 컬럼 선택 신호 PRE_YI가 활성화되는 구간 동안 센스앰프 구동부(14)의 NMOS 트랜지스터(N3)가 구동되어 풀업 전압 RTO로 오버드라이브 전압 VDD가 인가된다.That is, the first pull-up control signal SAP1 is activated for the overdriving time before the pre-column selection signal PRE_YI is activated, and then again during the period in which the pre-column selection signal PRE_YI is activated. Accordingly, the NMOS transistor N3 of the sense amplifier driver 14 is driven while the pre-column selection signal PRE_YI is activated, and the overdrive voltage VDD is applied to the pull-up voltage RTO.

제2 풀업 제어신호 SAP2는 출력신호 CON1와 반전된 출력신호 CON3를 낸드결합하여 다시 반전시킨 신호 B와 프리 컬럼 선택 신호 PRE_YI를 낸드결합하고 이를 반전시켜 출력되는 신호이므로 신호 B 또는 프리 컬럼 선택 신호 PRE_YI 중 적어도 어느 하나가 로우 레벨인 구간 동안 로우 레벨로 출력된다. The second pull-up control signal SAP2 is a signal NAND-coupled from the output signal CON1 and the inverted output signal CON3 by NAND combining the inverted signal B and the pre-column selection signal PRE_YI and outputted by inverting the signal B or the pre-column selection signal PRE_YI. At least one of the outputs is output at a low level during a period in which the low level is low.

즉, 제2 풀업 제어신호 SAP2는 프리 컬럼 선택 신호 PRE_YI가 활성화되기 전, 오버드라이빙 시간 만큼 비활성화되고, 이후부터 프리 컬럼 선택 신호 PRE_YI가 활성화되는 구간 동안 다시 비활성화된다. 따라서, 프리 컬럼 선택 신호 PRE_YI가 비활성화될 때 센스앰프 구동부(14)의 NMOS 트랜지스터(N4)가 구동되어 풀업 전압 RTO로 내부전압 VCORE가 인가된다. That is, the second pull-up control signal SAP2 is deactivated by the overdriving time before the pre-column selection signal PRE_YI is activated, and then is deactivated again during the period in which the pre-column selection signal PRE_YI is activated. Therefore, when the pre-column selection signal PRE_YI is deactivated, the NMOS transistor N4 of the sense amplifier driver 14 is driven to apply the internal voltage VCORE to the pull-up voltage RTO.

이와 같이, 컬럼 선택 신호 YI가 활성화될 때 제1 풀업 제어신호 SAP1를 활성화시켜 제공하여 센스앰프 구동부(14)에서 오버드라이브 전압 VDD를 센스앰프(10)로 공급하므로 비트라인 BL, BLB와 세그먼트 입출력 라인 SIO, SIOB 간의 차지 쉐어에 의한 비트라인 BL, BLB의 전압 강하를 개선할 수 있으며, 세그먼트 입출 력 라인 SIO, SIOB의 전위차를 증가시킴으로써 tRCD를 개선한다. As such, when the column select signal YI is activated, the first pull-up control signal SAP1 is activated to provide the sense amplifier driver 14 to supply the overdrive voltage VDD to the sense amplifier 10, thereby providing bit lines BL, BLB, and segment input / output. The voltage drop of the bit lines BL and BLB due to the charge share between the lines SIO and SIOB can be improved, and the tRCD is improved by increasing the potential difference between the segment I / O lines SIO and SIOB.

또한, 컬럼 선택 신호 YI가 활성화될 때 발생한 비트라인 BL, BLB의 전압 강하를 외복하기 위해 내부전압 VCORE 제공하는 트랜지스터의 크기를 줄일 수 있으므로 면적을 개선하는 효과가 있다. In addition, the size of the transistor providing the internal voltage VCORE can be reduced in order to overcome the voltage drop of the bit lines BL and BLB generated when the column select signal YI is activated, thereby improving the area.

따라서, 본 발명에 의하면 컬럼 선택 신호가 활성화되는 동안 비트라인 센스앰프로 오버드라이브 전압을 인가하는 반도체 메모리 장치를 제공함으로써 비트라인 전압 강하를 개선하여 tRP를 개선하는 효과가 있다.Therefore, according to the present invention, the semiconductor memory device which applies the overdrive voltage to the bit line sense amplifier while the column select signal is activated has an effect of improving the tRP by improving the bit line voltage drop.

또한, 세그먼트 입출력 라인 간의 전위차를 증대시켜 tRCD를 개선함으로써 고속 동작에 적합한 반도체 메모리 장치를 제공하는 효과가 있다. In addition, there is an effect of providing a semiconductor memory device suitable for high-speed operation by increasing the potential difference between segment input and output lines to improve tRCD.

또한, 센스앰프로 내부전압을 공급하는 트랜지스터의 면적을 개선하여 고집적화에 적합한 반도체 메모리 장치를 제공하는 효과가 있다. In addition, there is an effect of providing a semiconductor memory device suitable for high integration by improving the area of a transistor supplying an internal voltage to a sense amplifier.

Claims (7)

센스앰프;Sense amplifiers; 컬럼 어드레스 선택 신호에 응답하여 비트라인과 세그먼트 입출력 라인을 연결하는 컬럼 선택부;A column selector connecting the bit line and the segment input / output line in response to the column address select signal; 제1 전압 또는 제2 전압 중 어느 하나를 상기 센스앰프의 구동전압으로 공급하는 센스앰프 구동부; 및A sense amplifier driver configured to supply one of a first voltage and a second voltage as a driving voltage of the sense amplifier; And 센스앰프 인에이블 신호에 응답하여 상기 센스앰프 구동부를 제어하는 제어신호를 출력하는 제어신호 발생부;A control signal generator for outputting a control signal for controlling the sense amplifier driver in response to a sense amplifier enable signal; 를 포함하고, 상기 센스앰프 구동부는 상기 컬럼 어드레스 선택 신호가 활성화되는 경우, 상기 제1 전압으로 상기 센스앰프를 구동시킴을 특징으로 하는 반도체 메모리 장치.And the sense amplifier driver driving the sense amplifier at the first voltage when the column address selection signal is activated. 제 1 항에 있어서, The method of claim 1, 상기 제1 전압은 상기 제2 전압 보다 적어도 높은 레벨의 전압임을 특징으로 하는 반도체 메모리 장치.And the first voltage is at least at a level higher than that of the second voltage. 제 1 항에 있어서, The method of claim 1, 상기 제어신호 발생부는 The control signal generator 상기 센스앰프 인에이블 신호에 의해 제1 내지 제2 풀업 제어신호 및 풀다운 제어신호를 출력하는 제어신호 발생수단; 및Control signal generation means for outputting a first to second pull-up control signal and a pull-down control signal by the sense amplifier enable signal; And 상기 컬럼 어드레스 선택 신호에 의해 상기 제1 내지 제2 풀업 제어신호를 출력하는 풀업 제어수단;Pull-up control means for outputting the first to second pull-up control signals in response to the column address selection signal; 을 포함하여 구성됨을 특징으로 하는 반도체 메모리 장치.A semiconductor memory device, characterized in that configured to include. 제 3 항에 있어서, The method of claim 3, wherein 상기 제1 풀업 제어신호는 상기 제1 전압을 제어하는 신호임을 특징으로 하는 반도체 메모리 장치.And the first pull-up control signal is a signal for controlling the first voltage. 제 3 항에 있어서, The method of claim 3, wherein 상기 풀업 제어수단은The pull-up control means 상기 컬럼 어드레스 선택 신호가 활성화될 때 상기 제1 풀업 제어신호를 활성화시키는 제1 제어수단; 및First control means for activating the first pull-up control signal when the column address selection signal is activated; And 상기 컬럼 어드레스 선택 신호가 활성화될 때 상기 제2 풀업 제어신호를 비활성화시키는 제2 제어수단;Second control means for deactivating the second pull-up control signal when the column address selection signal is activated; 을 포함하여 구성됨을 특징으로 하는 반도체 메모리 장치.A semiconductor memory device, characterized in that configured to include. 제 5 항에 있어서, The method of claim 5, wherein 상기 제1 제어수단은 The first control means 상기 컬럼 어드레스 선택 신호와 상기 제1 풀업 제어신호를 입력받는 낸드게이트; 및A NAND gate receiving the column address selection signal and the first pull-up control signal; And 상기 낸드게이트의 출력을 버퍼링하여 출력하는 인버터들;Inverters that buffer and output the output of the NAND gate; 을 포함하여 구성됨을 특징으로 하는 반도체 메모리 장치.A semiconductor memory device, characterized in that configured to include. 제 5 항에 있어서, The method of claim 5, wherein 상기 제2 제어수단은The second control means 상기 컬럼 어드레스 선택 신호와 상기 제2 풀업 제어신호를 입력받는 낸드게이트; 및A NAND gate receiving the column address selection signal and the second pull-up control signal; And 상기 낸드게이트의 출력을 반전시켜 출력하는 인버터;An inverter for inverting and outputting the output of the NAND gate; 를 포함하여 구성됨을 특징으로 하는 반도체 메모리 장치.A semiconductor memory device, characterized in that configured to include.
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