KR100886182B1 - Sense Amplifier of Semiconductor Memory Device and Method for Operating Sense Amplifier - Google Patents

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Abstract

반도체 메모리 장치의 센스 앰프 및 이의 구동 방법이 개시된다. 개시된 센스 앰프는 프리차지 제어 신호에 따라 제1 데이터 I/O 라인을 미리 설정된 전압으로 프리차지하는 프리차지부; 센스 앰프 인에이블 신호에 응답하여 상기 제1 데이터 I/O 라인의 전압을 증폭하는 증폭부; 상기 센스 앰프 인에이블 신호를 소정 시간 지연시킨 지연 신호를 출력하는 지연부; 및 상기 지연 신호에 상응하여 상기 증폭부의 출력 데이터를 래치시키는 래치부를 포함한다. 개시된 센스 앰프에 의하면, 프리차지 동작에 영향을 주지 않으면서 글로벌 I/O 라인의 트랜지션 타임을 확보할 수 있는 장점이 있으며, 센스 앰프 인에이블 신호의 펄스 폭을 조정하지 않으면서 글로벌 I/O 라인의 충분한 트랜지션 타임을 확보할 수 있는 장점이 있다.

Figure R1020070041237

A sense amplifier of a semiconductor memory device and a driving method thereof are disclosed. The disclosed sense amplifier includes: a precharge unit configured to precharge the first data I / O line to a preset voltage according to a precharge control signal; An amplifier for amplifying the voltage of the first data I / O line in response to a sense amplifier enable signal; A delay unit configured to output a delay signal obtained by delaying the sense amplifier enable signal by a predetermined time; And a latch unit for latching output data of the amplifier in response to the delay signal. According to the disclosed sense amplifier, there is an advantage of ensuring the transition time of the global I / O line without affecting the precharge operation, and the global I / O line without adjusting the pulse width of the sense amplifier enable signal. There is an advantage that can ensure a sufficient transition time of.

Figure R1020070041237

Description

반도체 메모리 장치의 센스 앰프 및 이의 구동 방법{Sense Amplifier of Semiconductor Memory Device and Method for Operating Sense Amplifier}Sense amplifier of semiconductor memory device and its driving method {Sense Amplifier of Semiconductor Memory Device and Method for Operating Sense Amplifier}

도 1은 종래의 일반적인 DRAM의 구조를 도시한 도면.1 is a diagram showing the structure of a conventional DRAM.

도 2는 종래의 메인 샌스 앰프의 구조를 도시한 도면.2 is a view showing the structure of a conventional main sander amplifier.

도 3은 종래의 메인 센스 앰프의 동작에 대한 타이밍도를 도시한 도면.3 is a timing diagram for the operation of a conventional main sense amplifier.

도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 메인 센스 앰프의 구조를 도시한 블록도.4 is a block diagram illustrating a structure of a main sense amplifier of a semiconductor memory device according to an embodiment of the present invention.

도 5는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 메인 센스 앰프의 회로도.5 is a circuit diagram of a main sense amplifier of a semiconductor memory device according to an embodiment of the present invention.

도 6은 본 발명의 일 실시예에 따른 래치 회로의 구성을 도시한 도면.6 illustrates a configuration of a latch circuit according to an embodiment of the present invention.

도 7은 본 발명의 일 실시예에 따른 지연부의 구성을 도시한 도면.7 is a diagram illustrating a configuration of a delay unit according to an embodiment of the present invention.

도 8은 본 발명의 일 실시예에 따른 메인 센스 앰프의 타이밍도를 도시한 도면.8 is a timing diagram of a main sense amplifier according to an embodiment of the present invention.

본 발명은 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 반도체 메 모리 장치의 메인 센스 앰프에 관한 것이다. The present invention relates to a semiconductor memory device, and more particularly, to a main sense amplifier of a semiconductor memory device.

반도체 메모리의 일례로 DRAM(Dynamic Random Accesss Memory)이 있으며, DRAM은 개별 메모리 셀들의 어레이로 구성된다. 메모리 어레이는 다수의 로우와 칼럼으로 구성되고, 각 로우와 칼럼의 교차점은 메모리 셀 위치 어드레스를 정의한다. 일반적으로, 각 DRAM 메모리 셀은 전하를 저장하기 위한 캐패시터와 이 캐패시터에 접근하여 전하를 변경하거나 감지하기 위한 트랜지스터로 구성된다. One example of a semiconductor memory is Dynamic Random Access Memory (DRAM), which consists of an array of individual memory cells. The memory array consists of a number of rows and columns, the intersection of each row and column defining a memory cell location address. In general, each DRAM memory cell consists of a capacitor for storing the charge and a transistor for accessing the capacitor to change or sense the charge.

전하는 데이터 비트의 표현이며, 데이터를 라이트 동작 동안 메모리에 저장될 수 있고, 리드 동작 동안 메모리로부터 읽어낼 수 있다. The charge is a representation of the data bits and data can be stored in the memory during the write operation and read from the memory during the read operation.

라이트 동작에서 데이터가 DRAM에 저장되는 동안 캐패시터는 충전되고, 뒤따르는 리드 사이클에서 메모리 셀로부터 데이터가 읽혀질 때, 메모리 셀의 논리 상태를 추정하기 위해 캐패시터에 저장되어 있단 전하의 양이 감지된다. In the write operation, the capacitor is charged while data is stored in the DRAM, and when data is read from the memory cell in the subsequent read cycle, the amount of charge stored in the capacitor is sensed to estimate the logic state of the memory cell.

데이터는 워드 라인이라 불리는 로우를 활성화시킴으로써 읽혀지며, 워드 라인은 그 로우에 대응하는 모든 메모리 셀들을 어레이의 컬럼들을 정의하는 로컬 비트라인에 연결한다. Data is read by activating a row called a word line, which connects all the memory cells corresponding to that row to a local bitline that defines the columns of the array.

특정 워드 라인이 활성화되면, 로컬 센스 앰프는 활성화된 로컬 비트 라인에 있는 데이터를 검출하고 증폭한다.When a particular word line is activated, the local sense amplifier detects and amplifies the data in the active local bit line.

일반적으로, SDRAM 메모리 장치에서 메모리 셀 영역은 다수의 메모리 뱅크로 구분되어 구성되어 있다. 각 뱅크의 로컬 비트라인은 메인 I/O라인에 연결되며, 메인 I/O 라인에는 메인 센스 앰프가 결합되어 메인 I/O 라인으로 출력되는 데이터 비트를 감지 및 증폭한다. In general, in an SDRAM memory device, a memory cell region is divided into a plurality of memory banks. Each bank's local bitline is connected to the main I / O line, and the main I / O line incorporates a main sense amplifier to sense and amplify the data bits output to the main I / O line.

이러한 메인 센스 앰프는 각 뱅크마다 구비되며, 각 메인 센스 앰프에서 증폭되는 데이터는 글로벌 I/O라인을 통해 DQ 블록으로 전달된다. The main sense amplifier is provided in each bank, and the data amplified in each main sense amplifier is transferred to the DQ block through the global I / O line.

도 1은 종래의 일반적인 DRAM의 구조를 도시한 도면이다. 1 is a view showing the structure of a conventional DRAM.

도 1을 참조하면, 다수의 뱅크(100, 102, 104, 105)가 구비되며, 각 뱅크에는 X-디코더(110, 112, 114, 116), Y-디코더(120, 122, 124, 126) 및 메인 센스 앰프(130, 132, 134, 136)가 구비된다. Referring to FIG. 1, a plurality of banks 100, 102, 104, and 105 are provided, and each bank includes X-decoders 110, 112, 114, and 116, and Y-decoders 120, 122, 124, and 126. And main sense amplifiers 130, 132, 134, 136.

Y-디코더(120)의 컬럼 선택 라인이 인에이블(Enable)되면, 뱅크 내의 메모리 셀의 로컬 센스 앰프에 래치되어 있던 데이터는 로컬 I/O 라인을 거쳐 메인 I/O 라인에 전달되며, 메인 센스 앰프(130)는 메인 I/O 라인의 데이터를 증폭한 후 글로벌(Global) I/O 라인에 데이터를 전달한다. When the column select line of the Y-decoder 120 is enabled, data latched to the local sense amplifier of the memory cells in the bank is transferred to the main I / O line via the local I / O line, and the main sense. The amplifier 130 amplifies the data of the main I / O line and transfers the data to the global I / O line.

도 2는 종래의 메인 샌스 앰프의 구조를 도시한 도면이다. 2 is a diagram illustrating the structure of a conventional main sandbox amplifier.

도 2를 참조하면, 종래의 메인 센스 앰프로는 메인 I/O 라인의 신호(mio, miob) 및 메인 I/O 프리차지 제어 신호(miopcp) 및 메인 센스 앰프 인에이블 신호(maenp)가 입력된다. Referring to FIG. 2, a signal of a main I / O line (mio, miob), a main I / O precharge control signal (miopcp), and a main sense amplifier enable signal (maenp) are input to a conventional main sense amplifier. .

도 2에서, 트랜지스터(M1, M2, M3)는 프리차지부로서 동작한다. 프리차지부는 메인 I/O 프리차지 제어 신호(miopcp)에 따라 메인 I/O 라인(mio, miob)을 프리차지시킨다. In Fig. 2, transistors M1, M2, and M3 operate as precharge portions. The precharge unit precharges the main I / O lines mio and miob according to the main I / O precharge control signal miopcp.

트랜지스터(M4, M5, M6, M7, M8, M9, M10)는 증폭부로서 동작하며, 메인 센스 인에이블 신호에 기초하여 활성화된다. 트랜지스터(M11, M12)는 입출력 구동부로서 동작하며 로우 상태, 하이 상태 및 플로팅 상태를 출력할 수 있도록 트리-스 테이트(tri-state) 버퍼 형태로 구성되어 있다. Transistors M4, M5, M6, M7, M8, M9, M10 operate as amplifiers and are activated based on the main sense enable signal. The transistors M11 and M12 operate as an input / output driver and are configured in the form of a tri-state buffer to output a low state, a high state, and a floating state.

도 3은 종래의 메인 센스 앰프의 동작에 대한 타이밍도를 도시한 도면이다. 3 is a timing diagram illustrating an operation of a conventional main sense amplifier.

도 3을 참조하면, 메인 I/O 프리차지 제어 신호에 의해 메인 I/O 라인(mio, miob)은 미리 설정된 전압으로 프리차지된다. 컬럼 선택 신호(CSL)가 하이로 천이되고, 로컬 I/O 라인의 데이터가 메인 I/O 라인으로 전달되면서, mio와 miob의 전압차가 발생한다. Referring to FIG. 3, the main I / O lines mio and miob are precharged to a preset voltage by the main I / O precharge control signal. As the column select signal CSL transitions high and data of the local I / O line is transferred to the main I / O line, a voltage difference between mio and miob occurs.

메인 센스 앰프 인에이블 신호가 출력되면, 메인 센스 앰프는 메인 I/O 라인의 데이터를 증폭한다. When the main sense amplifier enable signal is output, the main sense amplifier amplifies the data on the main I / O line.

이때, 메인 센스 앰프는 펄스 센싱을 하게되며, 이는 메인 센스 앰프 인에이블 신호가 제한된 펄스 폭을 가지고 동작한다는 점을 의미한다. In this case, the main sense amplifier performs pulse sensing, which means that the main sense amplifier enable signal operates with a limited pulse width.

한편, 글로벌 I/O 라인은 일정한 트랜지션(transition) 타임을 가지고 트랜지션이 이루어지는데, 글로벌 I/O 라인의 로딩이 큰 경우 트랜지션 타임이 매우 커지게 되며 이때 글로발 I/O 라인이 완전히 트랜지션이 되지 않았음에도 불구하고 메인 I/O 라인에서의 센스 앰프 구동이 멈추는 문제가 발생한다. On the other hand, the global I / O line has a transition time with a certain transition time (transition time), the transition time is very large when the global I / O line loading is large, the global I / O line is not completely transitioned Despite the negative, the sense amplifiers on the main I / O line stop running.

도 3에서, 메인 센스 앰프 인에이블 신호는 트랜지션 타임 중간에 끊어지며, 이와 같이 트랜지션 타임 중간에 메인 센스 앰프 인에이블 신호가 끊어지게 될 경우 충분히 트랜지션이 이루어지지 않았는데 메인 센스 앰프의 동작이 중단되고 프리차지 모드로 변환되기 때문에 글로벌 I/O 라인의 레벨은 로우 또는 하이가 아닌 불확실한 상태의 레벨이 될 수 있다. In FIG. 3, the main sense amplifier enable signal is cut off in the middle of the transition time, and thus, when the main sense amplifier enable signal is cut off in the middle of the transition time, the transition of the main sense amplifier is stopped and the pre-sense is stopped. Because of the transition to charge mode, the level of the global I / O line can be a level of uncertainty rather than low or high.

메인 센스 앰프 인에이블 신호의 펄스 폭을 넓힘으로써 위와 같은 현상을 방 지할 수는 있으나, 메모리 전체적인 동작에서 볼 때 센스 앰프 인에이블 상태+프리차지 상태가 반복되는 구조에서 센스 앰프 인에이블 상태가 길어질 경우 프리차지 구간이 짧아져서 이는 위와 같은 문제는 해결할 수는 있으나 프리차지 동작에 영향을 미치게 된다. The above phenomenon can be prevented by widening the pulse width of the main sense amplifier enable signal, but when the sense amplifier enable state becomes long in the structure where the sense amplifier enable state + precharge state is repeated in the entire memory operation. Since the precharge section is shortened, this problem can be solved, but it affects the precharge operation.

상기한 바와 같은 문제점을 해결하기 위해, 본 발명에서는 프리차지 동작에 영향을 주지 않으면서 글로벌 I/O 라인의 트랜지션 타임을 확보할 수 있는 반도체 메모리 장치의 메인 센스 앰프를 제안하는 것이다. In order to solve the above problems, the present invention proposes a main sense amplifier of a semiconductor memory device that can secure the transition time of the global I / O line without affecting the precharge operation.

본 발명의 다른 목적은 메인 센스 앰프 인에이블 신호의 펄스 폭을 조정하지 않으면서 글로벌 I/O 라인의 충분한 트랜지션 타임을 확보할 수 있는 반도체 메모리 장치의 메인 센스 앰프를 제안하는 것이다. Another object of the present invention is to propose a main sense amplifier of a semiconductor memory device capable of ensuring sufficient transition time of a global I / O line without adjusting the pulse width of the main sense amplifier enable signal.

본 발명의 다른 목적들은 하기의 실시예를 통해 당업자가 도출할 수 있을 것이다. Other objects of the present invention can be derived by those skilled in the art through the following examples.

상술한 바와 같은 목적을 달성하기 위해, 본 발명의 일 측면에 따르면, 프리차지 제어 신호에 따라 제1 데이터 I/O 라인을 미리 설정된 전압으로 프리차지하는 프리차지부; 센스 앰프 인에이블 신호에 응답하여 상기 제1 데이터 I/O 라인의 전압을 증폭하는 증폭부; 상기 센스 앰프 인에이블 신호를 소정 시간 지연시킨 지연 신호를 출력하는 지연부; 및 상기 지연 신호에 상응하여 상기 증폭부의 출력 데이터를 래치시키는 래치부를 포함하는 반도체 메모리 장치의 센스 앰프가 제공된다. According to an aspect of the present invention, a precharge unit precharges a first data I / O line to a preset voltage according to a precharge control signal. An amplifier for amplifying the voltage of the first data I / O line in response to a sense amplifier enable signal; A delay unit configured to output a delay signal obtained by delaying the sense amplifier enable signal by a predetermined time; And a latch unit configured to latch output data of the amplifying unit in response to the delay signal.

상술한 센스 앰프는 상기 래치부의 출력 데이터를 반전시키는 인버터; 및 상기 인버터의 출력에 상응하여 제2 데이터 I/O 라인을 풀-업 또는 풀-다운 구동하는 입출력 구동부를 더 포함할 수 있다. The sense amplifier described above includes an inverter for inverting output data of the latch unit; And an input / output driver configured to pull-up or pull-down the second data I / O line corresponding to the output of the inverter.

상기 지연부는 상기 제2 데이터 I/O 라인의 트랜지션 타임의 상응하여 상기 센스 앰프 인에이블 신호를 지연시킨다. The delay section delays the sense amplifier enable signal corresponding to the transition time of the second data I / O line.

상기 증폭부는 상기 센스 앰프 인에이블 신호의 활성화에 상응하여 턴온되어 상기 제1 데이터 I/O 라인의 증폭을 제어하는 트랜지스터; 및 상기 센스 앰프 인에이블 신호의 비활성화에 상응하여 턴온되어 상기 제2 데이터 I/O 라인의 트리-스테이트(tri-state) 상태를 제어하는 트랜지스터를 포함할 수 있다.The amplifier may be turned on in response to the activation of the sense amplifier enable signal to control the amplification of the first data I / O line; And a transistor turned on in response to the deactivation of the sense amplifier enable signal to control a tri-state state of the second data I / O line.

상기 제1 데이터 I/O 라인은 디퍼런셜 형태의 패어로 형성되어 있으며, 상기 래치부는 제1 패어의 신호를 상기 지연 신호에 상응하여 래치하는 제1 래치; 및 제2 패어의 신호를 상기 지연 신호에 상응하여 래치하는 제2 래치를 포함할 수 있다. The first data I / O line is formed as a differential type pair, and the latch unit includes: a first latch configured to latch a signal of the first pair corresponding to the delay signal; And a second latch configured to latch the signal of the second pair corresponding to the delay signal.

상기 래치부는 NAND 게이트를 포함하는 NAND 게이트 래치 회로일 수 있다. The latch unit may be a NAND gate latch circuit including a NAND gate.

상기 지연부는 상기 센스 앰프 인에이블 신호를 지연시키기 위한 적어도 하나의 지연 소자; 및 상기 지연 소자에 의해 지연된 신호 및 상기 센스 엠프 인에이블 신호를 입력받는 논리 회로를 포함할 수 있다. The delay unit may include at least one delay element for delaying the sense amplifier enable signal; And a logic circuit configured to receive a signal delayed by the delay element and the sense amplifier enable signal.

상기 제1 데이터 I/O 라인은 반도체 메모리 장치의 메인 I/O 라인이며, 상기 입출력 구동부는 상기 인버터의 출력 신호에 상응하여 글로벌 I/O 라인을 풀-업 또는 풀-다운 구동한다. The first data I / O line is a main I / O line of a semiconductor memory device, and the input / output driver pulls up or pulls down a global I / O line in response to an output signal of the inverter.

본 발명의 다른 실시예에 따르면, 프리차지 제어 신호에 상응하여 제1 데이 터 I/O 라인을 프리차지하는 단계; 센스 앰프 인에이블 신호에 상응하여 상기 제1 데이터 I/O 라인의 전압을 증폭하는 단계; 상기 센스 앰프 인에이블 신호를 소정 시간 지연 시킨 지연 신호를 생성하는 단계; 상기 지연 신호에 상응하여 상기 증폭된 전압을 소정 시간 래치시키는 단계를 포함하는 반도체 메모리 장치의 센스 앰프 구동 방법이 제공된다. According to another embodiment of the invention, precharging the first data I / O line corresponding to the precharge control signal; Amplifying the voltage of the first data I / O line in response to a sense amplifier enable signal; Generating a delay signal delaying the sense amplifier enable signal by a predetermined time; A method of driving a sense amplifier of a semiconductor memory device, the method comprising: latching the amplified voltage for a predetermined time corresponding to the delay signal.

상기 지연 신호는 상기 래치 신호에 상응하여 풀-업 또는 풀-다운 구동되는 제2 데이터 I/O 라인의 트랜지션 타임의 상응하여 상기 센스 앰프 인에이블 신호를 지연시킨다. The delay signal delays the sense amplifier enable signal corresponding to the transition time of a second data I / O line that is pulled up or pulled down corresponding to the latch signal.

본 발명의 또 다른 측면에 따르면, 반도체 메모리 장치의 센스 앰프 인에이블 신호를 소정 시간 지연시키는 지연 신호를 생성하는 지연부; 및 상기 지연 신호에 상응하여 상기 센스 앰프의 출력 신호를 소정 시간 래치시키는 래치부를 포함하는 반도체 메모리 장치의 센스 앰프 구동 제어 장치가 제공된다. According to another aspect of the invention, a delay unit for generating a delay signal for delaying a sense amplifier enable signal of a semiconductor memory device for a predetermined time; And a latch unit configured to latch the output signal of the sense amplifier for a predetermined time corresponding to the delay signal.

이하에서, 첨부된 도면을 참조하여 본 발명의 일 실시예에 반도체 메모리 장치의 메인 센스 앰프를 상세히 설명한다. Hereinafter, a main sense amplifier of a semiconductor memory device will be described in detail with reference to the accompanying drawings.

도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 메인 센스 앰프의 구조를 도시한 블록도이다. 4 is a block diagram illustrating a structure of a main sense amplifier of a semiconductor memory device according to an embodiment of the present invention.

도 4를 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치는 프리차지부(400), 증폭부(402), 지연부(404), 제1 래치(406), 제2 래치(408) 및 입출력 구동부(410)를 포함할 수 있다. Referring to FIG. 4, a semiconductor memory device according to an exemplary embodiment may include a precharge unit 400, an amplifier 402, a delay unit 404, a first latch 406, and a second latch 408. And an input / output driver 410.

도 4에 도시된 메인 센스 앰프는 반도체 메모리 장치의 뱅크별로 설치되며 글로벌 I/O 라인에 결합된다. The main sense amplifier shown in FIG. 4 is installed for each bank of a semiconductor memory device and is coupled to a global I / O line.

프리차지부(400)는 프리차지 제어신호(miopcp)를 입력받아 메인 I/O 라인(mio, miob)을 프리차지시킨다. 메인 I/O 라인의 프리차지는 두 라인을 Vcc/2로 프리차지 시키는 방식 및 모든 또는 어느 한 라인만을 Vcc로 프리차지 시키는 방식 등 다양한 방식의 프리차지가 이루어질 수 있다. The precharge unit 400 receives the precharge control signal miopcp to precharge the main I / O lines mio and miob. The precharge of the main I / O line may be performed in various ways such as precharging two lines to Vcc / 2 and precharging all or only one line to Vcc.

증폭부(402)는 메인 I/O 라인에 실리는 데이터 신호를 감지하고 미리 설정된 전위 수준의 신호로 증폭한다. 증폭부(402)는 메인 센스 인에이블 신호(maenp)에 응답하여 증폭을 수행한다. 증폭부(402)에 의해 증폭된 데이터는 제1 래치(406) 또는 제2 래치(408) 및 인버터(412, 414, 416)를 경유하여 입출력 구동부(410)에 제공되며, 입출력 구동부(410)는 글로벌 I/O 라인을 풀-업 또는 풀-다운 구동한다.The amplifier 402 senses a data signal on the main I / O line and amplifies the signal to a predetermined potential level. The amplifier 402 amplifies in response to the main sense enable signal maenp. The data amplified by the amplifier 402 is provided to the input / output driver 410 via the first latch 406 or the second latch 408 and the inverters 412, 414, 416, and the input / output driver 410. Drives the global I / O lines pull-up or pull-down.

본 발명의 일 실시예에 따르면, 메인 I/O 라인의 프리차지에 영향을 미치지 않으면서 글로벌 I/O 라인의 트랜지션을 보장하기 위해, 메인 센스 앰프는 지연부(404), 제1 래치(406) 및 제2 래치(408)를 추가적으로 포함한다. According to an embodiment of the present invention, the main sense amplifier may include a delay unit 404 and a first latch 406 to ensure the transition of the global I / O line without affecting the precharge of the main I / O line. ) And a second latch 408.

지연부(404)는 메인 센스 앰프 인에이블 신호를 입력받으며, 메인 센스 앰프 인에이블 신호를 소정 시간 지연시킨다. 지연부는 다양한 형태로 구현될 수 있으며, 지연부의 일 실시예는 별도의 도면을 참조하여 설명한다. The delay unit 404 receives the main sense amplifier enable signal and delays the main sense amplifier enable signal for a predetermined time. The delay unit may be implemented in various forms, and one embodiment of the delay unit will be described with reference to a separate drawing.

지연부에 의해 출력되는 지연 신호(maenpexdp)는 제1 래치(406) 및 제2 래치(408)에 입력된다. The delay signal maenpexdp output by the delay unit is input to the first latch 406 and the second latch 408.

제1 래치(406) 및 제2 래치(408)는 증폭부의 출력 신호를 일시적으로 저장하며, 지연부의 지연 신호에 응답하여 저장된 데이터를 출력한다. 래치는 다양한 형 태로 구현될 수 있으며, 래치의 일 실시예는 별도의 도면을 참조하여 설명하기로 한다. The first latch 406 and the second latch 408 temporarily store the output signal of the amplifier, and output the stored data in response to the delay signal of the delay unit. The latch may be implemented in various forms, and one embodiment of the latch will be described with reference to a separate drawing.

예를 들어, 액티브 하이로 동작하는 경우, 제1 래치(406) 및 제2 래치(408)는 지연 신호가 로우 레벨이 될때까지 증폭부(402)의 데이터를 유지하여 출력한다. For example, when operating in the active high state, the first latch 406 and the second latch 408 hold and output data of the amplifier 402 until the delay signal reaches a low level.

도 8은 본 발명의 일 실시예에 따른 메인 센스 앰프의 타이밍도를 도시한 도면이다. 8 is a timing diagram of a main sense amplifier according to an embodiment of the present invention.

도 8을 참조하여 본 발명의 일 실시예에 따른 메인 센스 앰프의 동작을 더욱 상세히 살펴보도록 한다. Referring to FIG. 8, the operation of the main sense amplifier according to an embodiment of the present invention will be described in more detail.

도 8에서, 프리차지 제어 신호(miopcp)가 하이 레벨로 천이될 경우 프리차지부를 구성하는 트랜지스터가 동작하여 메인 I/O 라인에 대한 프리차지 동작이 수행된다. In FIG. 8, when the precharge control signal miopcp transitions to a high level, a transistor constituting the precharge unit is operated to perform a precharge operation on the main I / O line.

컬럼 선택 신호(CSL)에 상응하여 로컬 I/O 라인의 데이터가 메인 I/O 라인에 실리게 되며 로컬 I/O 라인의 데이터에 따라 전압이 변한다. The data of the local I / O line is loaded on the main I / O line corresponding to the column select signal CSL, and the voltage changes according to the data of the local I / O line.

메인 센스 앰프 인에이블 신호가 하이 상태가 될 경우, 메인 센스 앰프의 증폭부가 구동되며, 메인 센스 앰프의 증폭부는 메인 I/O 라인(mio, miob)의 전압차를 증폭한다. 도 8에는 mio의 전압은 변하지 않으면서 miob의 전압은 서서히 하강하는 경우가 도시되어 있으며, 이는 로컬 I/O 라인의 데이터에 따라 달라질 수 있다. When the main sense amplifier enable signal becomes high, the amplifier of the main sense amplifier is driven, and the amplifier of the main sense amplifier amplifies the voltage difference between the main I / O lines (mio, miob). 8 illustrates a case where the voltage of the miob is gradually decreased while the voltage of the mio is not changed, which may vary depending on data of a local I / O line.

도 8에 도시된 바와 같이, 메인 센스 앰프 인에이블 신호는 글로벌 I/O 라인으 트랜지션 타임 전에 로우 상태로 천이되는 바 종래의 방식으로는 트랜지션 타임 동안 계속적으로 센스 앰프의 출력 데이터를 글로벌 I/O 라인에 제공할 수 없었다. As shown in FIG. 8, the main sense amplifier enable signal transitions to the low state before the transition time of the global I / O line. In the conventional method, the output data of the sense amplifier is continuously changed during the transition time. Could not provide on line.

본 발명에서는 위와 같은 문제점 해결을 위해, 메인 센스 앰프 인에이블 신호를 지연시킨 지연 신호(maenpexdp)가 생성되며, 지연 신호는 글로벌 I/O 라인의 트랜지션 타임동안 하이 상태를 유지한다. In the present invention, in order to solve the above problem, a delay signal (maenpexdp) that delays the main sense amplifier enable signal is generated, and the delay signal is maintained high during the transition time of the global I / O line.

제1 래치 및 제2 래치는 지연 신호에 응답하여 센스 앰프의 출력 데이터를 유지시킨다. 따라서, 메인 센스 앰프의 증폭 동작이 종료하더라도 제1 래치 및 제2 래치에 래치된 데이터가 글로벌 I/O 라인에 제공됨으로써 트랜지션 타임동안 글로벌 I/O 라인에 지속적인 데이터 제공이 가능하다. The first latch and the second latch hold the output data of the sense amplifier in response to the delay signal. Therefore, even when the amplification operation of the main sense amplifier is terminated, data latched to the first latch and the second latch is provided to the global I / O line, thereby providing continuous data to the global I / O line during the transition time.

도 5는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 메인 센스 앰프의 회로도를 도시한 도면이다. 5 is a circuit diagram illustrating a main sense amplifier of a semiconductor memory device according to an embodiment of the present invention.

도 5에서, 트랜지스터(M1, M2, M3)는 메인 I/O 라인의 프리차지를 담당한다. 프리차지 제어 신호가 하이 상태가 될 경우, 트랜지스터(M1, M2, M3)는 mio 및 miob의 전위를 미리 설정된 프리차지 전압으로 프리차지 및 등화(equalizing)시킨다. 본 발명의 일 실시예에 따르면, 프리차지 전압은 전원 전압보다 상대적으로 낮은 전압일 수 있으며, 특히 라이트 동작의 경우 프리차지 전압은 전원 전압의 1/2일 수 있다. In Figure 5, transistors M1, M2, M3 are responsible for precharging the main I / O line. When the precharge control signal becomes high, the transistors M1, M2, and M3 precharge and equalize the potentials of mio and miob to a preset precharge voltage. According to an embodiment of the present invention, the precharge voltage may be a voltage lower than the power supply voltage. In particular, in the case of a write operation, the precharge voltage may be 1/2 of the power supply voltage.

도 5에서, 프리차지 제어 신호에 응답하여 트랜지스터(M1, M2)는 메인 I/O 라인을 프리차지시키는 기능을 하며, 트랜지스터(M3)는 프리차지 제어 신호에 응답하여 메인 I/O 라인을 등화시키는 기능을 한다. In FIG. 5, transistors M1 and M2 function to precharge the main I / O line in response to the precharge control signal, and transistor M3 equalizes the main I / O line in response to the precharge control signal. To function.

메인 센스 앰프 인에이블 신호(maenp)는 NMOS 트랜지스터(M4) 및 두 개의 PMOS 트랜지스터(M5, M6)로 입력된다. NMOS 트랜지스터(M4)는 증폭부의 구동을 위한 트랜지스터이며, PMOS 트랜지스터(M5, M6)는 센스 앰프 인에이블 구간이 아닌 시기에 트리-스테이트 제어를 위한 트랜지스터이다. The main sense amplifier enable signal maenp is input to the NMOS transistor M4 and the two PMOS transistors M5 and M6. The NMOS transistor M4 is a transistor for driving the amplifier, and the PMOS transistors M5 and M6 are transistors for tri-state control at a time other than the sense amplifier enable period.

NMOS 트랜지스터(M4)는 메인 센스 앰프 인에이블 신호가 하이로 천이될 경우 턴온되며, PMOS 트랜지스터(M5, M6)는 턴오프된다. The NMOS transistor M4 is turned on when the main sense amplifier enable signal transitions high, and the PMOS transistors M5 and M6 are turned off.

mio의 전위가 상대적으로 하이 레벨이고, miob의 전위가 상대적으로 로우 레벨일 경우, 트랜지스터(M8)는 턴온되고, 트랜지스터(M7)는 서서히 턴오프된다. 이때, 트랜지스터들(M7, M8, M9, M10)에 의해 노드 A는 풀-업 구동되고 노드 B는 풀-다운 구동된다. When the potential of mio is relatively high and the potential of miob is relatively low, transistor M8 is turned on and transistor M7 is slowly turned off. At this time, node A is pulled up and node B is pulled down by transistors M7, M8, M9, and M10.

한편, 메인 센스 앰프 인에이블 신호가 활성화 시기가 아닐 경우 PMOS 트랜지스터(M5, M6)가 턴온되고 증폭을 위한 트랜지스터(M7, M8, M9, M10)는 동작을 멈추게 된다. Meanwhile, when the main sense amplifier enable signal is not activated, the PMOS transistors M5 and M6 are turned on and the transistors M7, M8, M9, and M10 for amplification stop.

노드 A 및 노드 B의 데이터는 제1 래치(406) 및 제2 래치(408)로 입력된다. 한편, 지연 회로에서 메인 센스 인에이블 신호를 소정시간 지연시킨 지연 신호도 제1 래치 및 제2 래치로 입력된다. Data from node A and node B is input to first latch 406 and second latch 408. Meanwhile, a delay signal obtained by delaying the main sense enable signal by a predetermined time in the delay circuit is also input to the first latch and the second latch.

도 6은 본 발명의 일 실시예에 따른 래치 회로의 구성을 도시한 도면이다. 6 is a diagram illustrating a configuration of a latch circuit according to an embodiment of the present invention.

도 6을 참조하면, 본 발명의 일 실시예에 따른 래치는 두개의 NAND 게이트(600, 602)를 이용한 래치 회로일 수 있으며 출력에 인버터(604)가 결합될 수 있다. 다만, 본 발명에 사용되는 래치가 도 6에 도시된 회로에 한정되는 것은 아니며, 다양한 종류의 래치 회로가 사용될 수 있다는 점은 당업자에게 있어 자명할 것 이다. Referring to FIG. 6, a latch according to an embodiment of the present invention may be a latch circuit using two NAND gates 600 and 602, and an inverter 604 may be coupled to an output. However, the latch used in the present invention is not limited to the circuit shown in FIG. 6, and it will be apparent to those skilled in the art that various kinds of latch circuits can be used.

NAND 게이트 래치는 양 입력의 신호가 모두 1,1인 경우 데이터의 변화가 없으며, S=0, R=1인 경우 1을 출력하고 S=1, R=0인 경우 0을 출력한다. 지연 신호가 R 단자로 입력되며, 제1 래치 및 제2 래치는 지연 신호가 로우 레벨로 천이될 때까지 노드 A 및 노드 B의 데이터를 유지하는 기능을 한다. The NAND gate latch does not change data when both input signals are 1, 1, and outputs 1 when S = 0 and R = 1 and 0 when S = 1 and R = 0. The delay signal is input to the R terminal, and the first latch and the second latch function to hold data of the node A and the node B until the delay signal transitions to the low level.

제1 래치(406) 및 제2 래치(408)에서 출력되는 데이터는 인버터(412, 414, 416에 의해 반전 또는 비반전된 후 입출력 구동부를 구성하는 트랜지스터(M11, M11)에 제공되며, 트랜지스터(M11, M11)는 글로벌 I/O 라인을 풀-업 또는 풀-다운 구동한다. The data output from the first latch 406 and the second latch 408 is inverted or non-inverted by the inverters 412, 414, and 416 and then provided to the transistors M11 and M11 constituting the input / output driver, and the transistor ( M11 and M11 drive the global I / O line pull-up or pull-down.

예를 들어, 로우 레벨의 신호가 PMOS 트랜지스터(M11) 및 NMOS 트랜지스터(M12)로 입력될 경우, PMOS 트랜지스터(M11)는 턴온되고, NMOS 트랜지스터(M12)는 턴오브되어 글로벌 I/O 라인은 풀-업 구동되어 하이 레벨의 신호를 전송한다. For example, when a low level signal is input to the PMOS transistor M11 and the NMOS transistor M12, the PMOS transistor M11 is turned on and the NMOS transistor M12 is turned off so that the global I / O line is full. Drive up to transmit high level signal.

반대로, 하이 레벨의 신호가 PMOS 트랜지스터(M11) 및 NMOS 트랜지스터(M12)로 입력될 경우 PMOS 트랜지스터(M11)는 턴오프되고 NMOS 트랜지스터(M12)는 턴온되어 글로벌 I/O 라인은 풀-다운 구동되어 로우 레벨의 신호를 전송한다. Conversely, when a high level signal is input to the PMOS transistor M11 and the NMOS transistor M12, the PMOS transistor M11 is turned off and the NMOS transistor M12 is turned on so that the global I / O line is pulled down. Transmit low level signals.

메인 센스 앰프 인에이블 신호가 로우일 경우, 트랜지스터(M5, M6)가 턴온되어 노드 A 및 노드 B의 전위는 모두 하이로 된다. 이때, PMOS 트랜지스터(M11)에는 하이 신호가 입력되고, NMOS 트랜지스터(M12)에는 로우 신호가 입력되어 두 개의 트랜지스터(M11, M12)가 모두 턴오프된다. When the main sense amplifier enable signal is low, transistors M5 and M6 are turned on so that the potentials of node A and node B are both high. At this time, a high signal is input to the PMOS transistor M11 and a low signal is input to the NMOS transistor M12 so that both transistors M11 and M12 are turned off.

도 7은 본 발명의 일 실시예에 따른 지연부의 구성을 도시한 도면이다. 7 is a diagram illustrating a configuration of a delay unit according to an embodiment of the present invention.

도 7을 참조하면, 본 발명의 일 실시예에 따른 지연부는 제1 지연 소자(700), 제2 지연 소자(702), NOR 게이트(704) 및 인버터(706)를 포함할 수 있다. Referring to FIG. 7, a delay unit according to an embodiment of the present invention may include a first delay element 700, a second delay element 702, a NOR gate 704, and an inverter 706.

도 7에서 NOR 게이트(704)의 제1 입력으로는 제1 및 제2 지연 소자에 의해 지연된 신호가 입력되고, NOR 게이트(704)의 제2 입력으로는 메인 센스 앰프 인에이블 신호가 입력된다. 여기서 지연 소자로는 캐패시터, 캐패시터와 트랜지스터가 조합된 회로 등 알려진 다양한 지연 소자가 이용될 수 있을 것이다. In FIG. 7, signals delayed by the first and second delay elements are input to the first input of the NOR gate 704, and a main sense amplifier enable signal is input to the second input of the NOR gate 704. Here, as the delay element, various known delay elements, such as a capacitor, a circuit in which a capacitor and a transistor are combined, may be used.

NOR 게이트의 논리 연산에 의해 출력되는 신호는 인버터(706)에 의해 반전되며, 반전 신호가 지연 신호로서 작용한다. The signal output by the logic operation of the NOR gate is inverted by the inverter 706, and the inverted signal acts as a delay signal.

이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although described with reference to the embodiments above, those skilled in the art will understand that the present invention can be variously modified and changed without departing from the spirit and scope of the invention as set forth in the claims below. Could be.

이상에서 설명한 바와 같이, 본 발명의 일 실시예에 따르면, 프리차지 동작에 영향을 주지 않으면서 글로벌 I/O 라인의 트랜지션 타임을 확보할 수 있는 장점이 있으며, 센스 앰프 인에이블 신호의 펄스 폭을 조정하지 않으면서 글로벌 I/O 라인의 충분한 트랜지션 타임을 확보할 수 있는 장점이 있다. As described above, according to an embodiment of the present invention, there is an advantage of ensuring the transition time of the global I / O line without affecting the precharge operation, and the pulse width of the sense amplifier enable signal is increased. This has the advantage of ensuring sufficient transition time for global I / O lines without adjustments.

Claims (12)

　　　프리차지 제어 신호에 따라 제1 데이터 I/O 라인을 미리 설정된 전압으로 프리차지하는 프리차지부;A precharge unit configured to precharge the first data I / O line to a preset voltage according to the precharge control signal; 　　　센스 앰프 인에이블 신호에 응답하여 상기 제1 데이터 I/O 라인의 전압을 증폭하는 증폭부;An amplifier for amplifying the voltage of the first data I / O line in response to a sense amplifier enable signal; 　　　제2 데이터 I/O 라인의 트랜지션 타임에 상응하여 상기 센스 앰프 인에이블 신호를 소정 시간 지연시킨 지연 신호를 출력하는 지연부; 및A delay unit configured to output a delay signal obtained by delaying the sense amplifier enable signal by a predetermined time corresponding to a transition time of a second data I / O line; And 　　　상기 지연 신호에 상응하여 상기 증폭부의 출력 데이터를 래치시키는 래치부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 센스 앰프. And a latch unit configured to latch the output data of the amplifier in response to the delay signal. 　　　제1항에 있어서, The method of claim 1, 　　　상기 래치부의 출력 데이터를 반전시키는 인버터; 및An inverter for inverting output data of the latch unit; And 　　　상기 인버터의 출력에 상응하여 상기 제2 데이터 I/O 라인을 풀-업 또는 풀-다운 구동하는 입출력 구동부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 센스 앰프.And an input / output driver configured to pull-up or pull-down the second data I / O line in correspondence with the output of the inverter. 삭제delete 　　　제1항에 있어서, The method of claim 1, 　　　상기 증폭부는 상기 센스 앰프 인에이블 신호의 활성화에 상응하여 턴온되어 상기 제1 데이터 I/O 라인의 증폭을 제어하는 트랜지스터; 및The amplifier may be turned on in response to the activation of the sense amplifier enable signal to control the amplification of the first data I / O line; And 　　　상기 센스 앰프 인에이블 신호의 비활성화에 상응하여 턴온되어 상기 제2 데이터 I/O 라인의 트리-스테이트(tri-state) 상태를 제어하는 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 센스 앰프. And a transistor turned on in response to the deactivation of the sense amplifier enable signal to control a tri-state state of the second data I / O line. 　　　제1항에 있어서,The method of claim 1, 　　　상기 제1 데이터 I/O 라인은 디퍼런셜 형태의 패어로 형성되어 있으며,The first data I / O line is formed as a differential pair. 　　　상기 래치부는 제1 패어의 신호를 상기 지연 신호에 상응하여 래치하는 제1 래치; 및The latch unit may include: a first latch configured to latch a signal of a first pair corresponding to the delay signal; And 　　　제2 패어의 신호를 상기 지연 신호에 상응하여 래치하는 제2 래치를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 센스 앰프. And a second latch configured to latch a signal of a second pair corresponding to the delay signal. 　　　제1항에 있어서, The method of claim 1, 　　　상기 래치부는 NAND 게이트를 포함하는 NAND 게이트 래치 회로인 것을 특징으로 하는 반도체 메모리 장치의 센스 앰프. And the latch unit is a NAND gate latch circuit including a NAND gate. 　　　제1항에 있어서, The method of claim 1, 　　　상기 지연부는 상기 센스 앰프 인에이블 신호를 지연시키기 위한 적어도 하나의 지연 소자;The delay unit may include at least one delay element for delaying the sense amplifier enable signal; 　　　상기 지연 소자에 의해 지연된 신호 및 상기 센스 엠프 인에이블 신호를 입력받는 논리 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 센스 앰프. And a logic circuit receiving the signal delayed by the delay element and the sense amplifier enable signal. 　　　제2항에 있어서,The method of claim 2, 　　　상기 제1 데이터 I/O 라인은 반도체 메모리 장치의 메인 I/O 라인이며, 상기 입출력 구동부는 상기 인버터의 출력 신호에 상응하여 글로벌 I/O 라인을 풀-업 또는 풀-다운 구동하는 것을 특징으로 하는 반도체 메모리 장치의 센스 앰프. The first data I / O line is a main I / O line of a semiconductor memory device, and the input / output driver pulls up or pulls down a global I / O line in response to an output signal of the inverter. Sense amplifier for semiconductor memory devices. 　　　프리차지 제어 신호에 상응하여 제1 데이터 I/O 라인을 프리차지하는 단계;Precharging the first data I / O line corresponding to the precharge control signal; 　　　센스 앰프 인에이블 신호에 상응하여 상기 제1 데이터 I/O 라인의 전압을 증폭하는 단계;Amplifying the voltage of the first data I / O line in response to a sense amplifier enable signal; 　　　제2 데이터 I/O 라인의 트랜지션 타임에 상응하여 상기 센스 앰프 인에이블 신호를 소정 시간 지연 시킨 지연 신호를 생성하는 단계; Generating a delay signal delaying the sense amplifier enable signal by a predetermined time corresponding to a transition time of a second data I / O line; 　　　상기 지연 신호에 상응하여 상기 증폭된 전압을 소정 시간 래치시키는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 센스 앰프 구동 방법. And latching the amplified voltage for a predetermined time corresponding to the delay signal. 삭제delete 　　　제9항에 있어서,The method of claim 9, 　　　상기 래치된 신호를 반전 또는 비반전시키는 단계; 및Inverting or non-inverting the latched signal; And 　　　상기 반전 또는 비반전 신호에 따라 제2 데이터 I/O 라인을 풀-업 또는 풀-다운 구동하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 센스 앰프 구동 방법. And driving the second data I / O line by pull-up or pull-down according to the inverted or non-inverted signal. 　　　반도체 메모리 장치의 데이터 I/O 라인의 트랜지션 타임에 상응하여 센스 앰프 인에이블 신호를 소정 시간 지연시키는 지연 신호를 생성하는 지연부; 및A delay unit configured to generate a delay signal for delaying the sense amplifier enable signal by a predetermined time corresponding to the transition time of the data I / O line of the semiconductor memory device; And 　　　상기 지연 신호에 상응하여 상기 센스 앰프의 출력 신호를 소정 시간 래치시키는 래치부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 센스 앰프 구동 제어 장치. And a latch unit configured to latch the output signal of the sense amplifier for a predetermined time corresponding to the delay signal.
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