KR101019992B1 - Semiconductor memory circuit - Google Patents

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KR101019992B1
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Abstract

반도체 메모리 회로는 비트 라인 쌍, 워드 라인, 비트 라인 쌍을 통해 전송된 데이터를 감지 및 증폭하도록 구성된 비트 라인 센스 앰프, 및 비트 라인 쌍의 차지 쉐어링이 이루어지는 구간과 그 이후 구간 각각에 대하여 워드 라인을 활성화시키기 위한 설정 전압을 다른 레벨로 인가하도록 구성된 전원 회로를 포함한다.

Figure R1020090117233

센스 앰프, 차지 쉐어링

The semiconductor memory circuit includes a bit line sense amplifier configured to sense and amplify data transmitted through a bit line pair, a word line, and a bit line pair, and a word line for each of the sections in which charge sharing of the bit line pair is performed and subsequent sections. And a power supply circuit configured to apply a set voltage to another level to activate.

Figure R1020090117233

Sense Amplifiers, Charge Sharing

Description

반도체 메모리 회로{SEMICONDUCTOR MEMORY CIRCUIT}Semiconductor Memory Circuits {SEMICONDUCTOR MEMORY CIRCUIT}

본 발명은 반도체 회로에 관한 것으로서, 특히 반도체 메모리 회로에 관한 것이다.The present invention relates to a semiconductor circuit, and more particularly to a semiconductor memory circuit.

도 1에 도시된 바와 같이, 반도체 메모리 회로는 메모리 셀(CELL)(2), 비트 라인 쌍(BLT, BLB), 워드 라인(WL), 크로스 커플드 래치(Cross Coupled Latch) 구조의 비트 라인 센스 앰프(Bit Line Sense Amplifier: BLSA)(3) 및 센스 앰프 구동부(4)를 구비한다.As shown in FIG. 1, a semiconductor memory circuit includes a memory cell CELL 2, bit line pairs BLT and BLB, a word line WL, and a bit line sense having a cross coupled latch structure. An amplifier (Bit Line Sense Amplifier: BLSA) 3 and a sense amplifier driver 4 are provided.

센스 앰프 구동부(40)는 복수개의 트랜지스터(M1 ~ M3)를 포함하며, 비트 라인 센스 앰프(3)를 구동하기 위한 동작 전원(VDD, VCORE, VSS)을 기설정된 타이밍에 제공하도록 구성된다.The sense amplifier driver 40 includes a plurality of transistors M1 to M3 and is configured to provide operation power sources VDD, VCORE, and VSS for driving the bit line sense amplifier 3 at predetermined timings.

또한 워드 라인(WL)을 활성화시키기 위해 펌핑 전압(VPP)이 공급되며, 펌핑 전압(VPP)을 정해진 레벨로 생성하기 위한 도 2와 같은 전원 회로(10)가 구비된다.In addition, the pumping voltage VPP is supplied to activate the word line WL, and the power supply circuit 10 shown in FIG. 2 is provided to generate the pumping voltage VPP at a predetermined level.

전원 회로(10)는 레퍼런스 트리밍 블록(Reference Trimming Block)(11), 펌핑 기준 전압 생성부(12) 및 VPP 펌프(13)를 구비한다.The power supply circuit 10 includes a reference trimming block 11, a pumping reference voltage generator 12, and a VPP pump 13.

레퍼런스 트리밍 블록(11)은 전원 전압 예를 들어, 외부 전압(VDD)을 이용하 여 제 1 예비 기준 전압(VREFP0)을 생성한다.The reference trimming block 11 generates a first preliminary reference voltage VREFP0 using a power supply voltage, for example, an external voltage VDD.

펌핑 기준 전압 생성부(12)는 복수개의 트랜지스터(M11 ~ M15)로 구성할 수 있으며, 제 1 예비 기준 전압(VREFP0)을 이용하여 펌핑 기준 전압(VREFP)을 생성한다.The pumping reference voltage generator 12 may include a plurality of transistors M11 to M15, and generates the pumping reference voltage VREFP by using the first preliminary reference voltage VREFP0.

VPP 펌프(13)는 펌핑 기준 전압(VREFP)을 이용하여 목표 레벨 예를 들어, VREFP1*4의 펌핑 전압(VPP)을 생성한다.The VPP pump 13 uses the pumping reference voltage VREFP to generate a pumping voltage VPP of a target level, for example VREFP1 * 4.

이와 같이 구성된 반도체 메모리 회로는 도 3에 도시된 바와 같이, 뱅크 액티브 신호(BA)의 활성화에 이어 워드 라인 구동 신호(WD)가 활성화됨에 따라 워드 라인(WL)이 펌핑 전압(VPP)을 인가 받아 활성화된다.In the semiconductor memory circuit configured as described above, as shown in FIG. 3, the word line WL receives the pumping voltage VPP as the word line driving signal WD is activated after the bank active signal BA is activated. Is activated.

워드 라인(WL)이 활성화됨에 따라 메모리 셀(2)에 저장된 데이터가 비트 라인 쌍(BLT, BLB)을 통해 전송되고, 비트 라인 쌍(BLT, BLB)의 차지 쉐어링(Charge Sharing)이 이루어진다.As the word line WL is activated, data stored in the memory cell 2 is transferred through the bit line pairs BLT and BLB, and charge sharing of the bit line pairs BLT and BLB is performed.

이어서 센스 앰프 구동 신호들(SAP1, SAN, SAP2)이 기설정된 타이밍에 따라 활성화되고, 그에 따라 동작 전원(VDD, VCORE, VSS)이 래치(3)에 제공됨으로써 비트 라인 센스 앰프(3)의 데이터 감지 및 증폭이 이루어진다.The sense amplifier driving signals SAP1, SAN, and SAP2 are then activated according to a preset timing, and accordingly, the operating power supplies VDD, VCORE, and VSS are provided to the latch 3, thereby providing data of the bit line sense amplifier 3. Detection and amplification are done.

이와 같은 종래의 기술은 워드 라인의 커패시턴스가 증가할 수록 차지 쉐어링에 필요한 시간이 증가하게 된다.In this conventional technique, as the capacitance of a word line increases, the time required for charge sharing increases.

이는 반도체 메모리의 동작 규격 중 하나 즉, tRCD(RAS to CAS delay)를 충족시키기 위한 타이밍 마진(Timing Margin)의 부족을 초래할 수 있다.This may result in a lack of a timing margin to satisfy one of the operating specifications of the semiconductor memory, that is, tRCD (RAS to CAS delay).

본 발명의 실시예는 비트 라인 쌍, 워드 라인, 비트 라인 쌍을 통해 전송된 데이터를 감지 및 증폭하도록 구성된 비트 라인 센스 앰프, 및 비트 라인 쌍의 차지 쉐어링이 이루어지는 구간과 그 이후 구간 각각에 대하여 워드 라인을 활성화시키기 위한 설정 전압을 다른 레벨로 인가하도록 구성된 전원 회로를 포함함을 특징으로 한다.An embodiment of the present invention provides a bit line sense amplifier configured to sense and amplify data transmitted through a bit line pair, a word line, and a bit line pair, and a word for each of the sections in which charge sharing of the bit line pair is performed and subsequent sections. And a power supply circuit configured to apply a set voltage to another level to activate the line.

이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.

본 발명의 실시예에 따른 반도체 메모리 회로는 메모리 셀(CELL)(2), 비트 라인 쌍(BLT, BLB), 워드 라인(WL), 크로스 커플드 래치(Cross Coupled Latch) 구조의 비트 라인 센스 앰프(Bit Line Sense Amplifier: BLSA)(3) 및 센스 앰프 구동부(4)를 포함하며, 이들은 도 1과 동일하게 구현할 수 있다.In an exemplary embodiment, a semiconductor memory circuit includes a memory cell CELL 2, a bit line pair BLT and BLB, a word line WL, and a bit line sense amplifier having a cross coupled latch structure. (Bit Line Sense Amplifier: BLSA) 3 and sense amplifier driver 4, which can be implemented in the same manner as in FIG.

또한 본 발명의 실시예에 따른 반도체 메모리 회로는 종래의 기술에 비해 차지 쉐어링 시간을 감소시킬 수 있도록 구성된 전원 회로(100)를 포함한다.In addition, the semiconductor memory circuit according to the embodiment of the present invention includes a power supply circuit 100 configured to reduce the charge sharing time compared to the conventional technology.

전원 회로(100)는 레퍼런스 트리밍 블록(Reference Trimming Block)(110), 제어부(120), 펌핑 기준 전압 생성부(12) 및 VPP 펌프(13)를 구비한다.The power supply circuit 100 includes a reference trimming block 110, a controller 120, a pumping reference voltage generator 12, and a VPP pump 13.

이때 펌핑 기준 전압 생성부(12) 및 VPP 펌프(13)는 도 2와 동일하게 구현할 수 있다.In this case, the pumping reference voltage generator 12 and the VPP pump 13 may be implemented as in FIG. 2.

레퍼런스 트리밍 블록(110)은 전원 전압 예를 들어, 외부 전압(VDD)을 서로 다른 분배비로 분배하여 제 1 예비 기준 전압(VREFP0) 및 제 2 예비 기준 전압(VREFP0_UP)을 생성한다.The reference trimming block 110 generates a first preliminary reference voltage VREFP0 and a second preliminary reference voltage VREFP0_UP by distributing a power supply voltage, for example, the external voltage VDD at different distribution ratios.

이때 제 2 예비 기준 전압(VREFP0_UP)은 제 1 예비 기준 전압(VREFP0)에 비해 기설정된 레벨만큼 높은 전압 레벨을 갖는다.In this case, the second preliminary reference voltage VREFP0_UP has a voltage level higher by a predetermined level than the first preliminary reference voltage VREFP0.

레퍼런스 트리밍 블록(110)은 분배 저항으로 구성할 수 있으며, 전압 출력 탭(tap)의 위치를 달리함으로써 제 1 예비 기준 전압(VREFP0)에 비해 높은 레벨의 제 2 예비 기준 전압(VREFP0_UP)의 출력이 가능하다.The reference trimming block 110 may be configured as a divider resistor, and the output of the second preliminary reference voltage VREFP0_UP having a higher level than that of the first preliminary reference voltage VREFP0 may be changed by changing the position of the voltage output tap. It is possible.

제어부(120)는 뱅크 액티브 신호(BA) 및 센스 앰프 구동 신호(SAN)를 이용하여 제 1 예비 기준 전압(VREFP0) 또는 제 2 예비 기준 전압(VREFP0_UP)을 펌핑 기준 전압 생성부(12)에 제공하도록 구성된다.The controller 120 provides the pumping reference voltage generator 12 with the first preliminary reference voltage VREFP0 or the second preliminary reference voltage VREFP0_UP using the bank active signal BA and the sense amplifier driving signal SAN. It is configured to.

제어부(120)는 뱅크 액티브 신호(BA) 및 센스 앰프 구동 신호(SAN)를 이용하여 차지 쉐어링 구간 동안 제 2 예비 기준 전압(VREFP0_UP)을 펌핑 기준 전압 생성부(12)에 제공하고, 비트 라인 센스 앰프(3)의 활성화 구간 동안 제 1 예비 기준 전압(VREFP0)을 펌핑 기준 전압 생성부(12)에 제공하도록 구성된다.The controller 120 provides the pumping reference voltage generator 12 with the second preliminary reference voltage VREFP0_UP during the charge sharing period by using the bank active signal BA and the sense amplifier driving signal SAN. The first preliminary reference voltage VREFP0 is provided to the pumping reference voltage generator 12 during the activation period of the amplifier 3.

제어부(120)는 복수개의 인버터(IV1, IV2), 낸드 게이트(ND1) 및 복수개의 트랜스퍼 게이트(TG1, TG2)를 구비한다.The controller 120 includes a plurality of inverters IV1 and IV2, a NAND gate ND1, and a plurality of transfer gates TG1 and TG2.

복수개의 인버터(IV1, IV2) 및 낸드 게이트(ND1)가 뱅크 액티브 신호(BA)와 반전된 센스 앰프 구동 신호(SAN)를 논리곱하여 제 1 제어 신호(A)를 생성한다.The plurality of inverters IV1 and IV2 and the NAND gate ND1 multiply the bank active signal BA by the inverted sense amplifier driving signal SAN to generate the first control signal A.

인버터(IV1) 및 낸드 게이트(ND1)가 뱅크 액티브 신호(BA)와 반전된 센스 앰 프 구동 신호(SAN)를 부정 논리곱하여 제 2 제어 신호(B)를 생성한다.The inverter IV1 and the NAND gate ND1 negatively multiply the bank active signal BA by the inverted sense amplifier driving signal SAN to generate a second control signal B.

제 1 제어 신호(A)의 활성화에 응답하여 트랜스퍼 게이트(TG1)가 제 2 예비 기준 전압(VREFP0_UP)을 펌핑 기준 전압 생성부(12)에 제공한다.In response to the activation of the first control signal A, the transfer gate TG1 provides the second preliminary reference voltage VREFP0_UP to the pumping reference voltage generator 12.

제 2 제어 신호(B)의 활성화에 응답하여 트랜스퍼 게이트(TG2)가 제 1 예비 기준 전압(VREFP0)을 펌핑 기준 전압 생성부(12)에 제공한다.In response to the activation of the second control signal B, the transfer gate TG2 provides the pumping reference voltage generator 12 with the first preliminary reference voltage VREFP0.

펌핑 기준 전압 생성부(12)는 제 1 예비 기준 전압(VREFP0) 또는 제 2 예비 기준 전압(VREFP0_UP)을 이용하여 펌핑 기준 전압(VREFP2)을 생성한다.The pumping reference voltage generator 12 generates the pumping reference voltage VREFP2 using the first preliminary reference voltage VREFP0 or the second preliminary reference voltage VREFP0_UP.

이때 제 2 예비 기준 전압(VREFP0_UP)을 이용하여 생성한 펌핑 기준 전압(VREFP2)의 레벨이 제 1 예비 기준 전압(VREFP0)을 이용하여 생성한 펌핑 기준 전압(VREFP0)의 레벨에 비해 높다.At this time, the level of the pumping reference voltage VREFP2 generated using the second preliminary reference voltage VREFP0_UP is higher than the level of the pumping reference voltage VREFP0 generated using the first preliminary reference voltage VREFP0.

VPP 펌프(13)는 펌핑 기준 전압(VREFP2)을 이용하여 서로 다른 레벨 예를 들어, VREFP0*4의 펌핑 전압(VPP2) 또는 VREFP0_UP*4의 펌핑 전압(VPP2)생성한다.The VPP pump 13 generates a pumping voltage VPP2 of different levels, for example, VREFP0 * 4 or a pumping voltage VPP2 of VREFP0_UP * 4 using the pumping reference voltage VREFP2.

이와 같이 구성된 본 발명의 실시예에 따른 반도체 메모리 회로의 동작을 도 5를 참조하여 설명하면 다음과 같다.The operation of the semiconductor memory circuit according to the embodiment of the present invention configured as described above will be described with reference to FIG. 5.

제어부(120)는 뱅크 액티브 신호(BA)가 활성화되고, 센스 앰프 구동 신호(SAN)가 비활성화된 구간 동안 제 2 예비 기준 전압(VREFP0_UP)을 펌핑 기준 전압 생성부(12)에 제공한다.The controller 120 provides the pumping reference voltage generator 12 with the second preliminary reference voltage VREFP0_UP during the period in which the bank active signal BA is activated and the sense amplifier driving signal SAN is deactivated.

펌핑 기준 전압 생성부(12)는 제 2 예비 기준 전압(VREFP0_UP)을 이용하여 펌핑 기준 전압(VREFP2)을 생성한다.The pumping reference voltage generator 12 generates the pumping reference voltage VREFP2 by using the second preliminary reference voltage VREFP0_UP.

VPP 펌프(13)는 펌핑 기준 전압(VREFP2)을 이용하여 VREFP0_UP*4의 펌핑 전 압(VPP2)을 생성한다. 즉, 종래의 펌핑 전압(VPP)에 비해 높은 레벨의 펌핑 전압(VPP2)을 생성한다.The VPP pump 13 generates a pumping voltage VPP2 of VREFP0_UP * 4 using the pumping reference voltage VREFP2. That is, the pumping voltage VPP2 is generated at a higher level than the conventional pumping voltage VPP.

워드 라인 구동 신호(WD)가 활성화됨에 따라 워드 라인(WL)에 VREFP0_UP*4의 펌핑 전압(VPP2)이 인가된다.As the word line driving signal WD is activated, the pumping voltage VPP2 of VREFP0_UP * 4 is applied to the word line WL.

따라서 워드 라인(WL)은 종래에 비해 높은 레벨로 활성화된다.Therefore, the word line WL is activated at a higher level than in the prior art.

워드 라인(WL)이 활성화됨에 따라 메모리 셀(2)에 저장된 데이터가 비트 라인 쌍(BLT, BLB)을 통해 전송되고, 비트 라인 쌍(BLT, BLB)의 차지 쉐어링(Charge Sharing)이 이루어진다.As the word line WL is activated, data stored in the memory cell 2 is transferred through the bit line pairs BLT and BLB, and charge sharing of the bit line pairs BLT and BLB is performed.

즉, VREFP0_UP*4의 펌핑 전압(VPP2)으로 워드 라인(WL)이 활성화된 구간 동안 차지 쉐어링이 이루어진다.That is, charge sharing is performed during the period in which the word line WL is activated with the pumping voltage VPP2 of VREFP0_UP * 4.

따라서 비트 라인 센스 앰프(3)가 데이터를 안정적으로 감지할 수 있을 정도의 레벨로 비트 라인 쌍(BLT, BLB)의 차지 쉐어링이 이루어지는 시간이 종래에 비해 짧아진다.Therefore, the time required for the charge sharing of the bit line pairs BLT and BLB to a level such that the bit line sense amplifier 3 can stably detect data becomes shorter than in the related art.

이때 점선으로 표시된 파형은 종래의 기술에 따른 차지 쉐어링을 표시한 것으로, 본 발명의 실시예에 따른 차지 쉐어링과의 비교를 위해 도시한 것이다.In this case, the waveform indicated by the dotted line indicates the charge sharing according to the prior art and is shown for comparison with the charge sharing according to the embodiment of the present invention.

이어서 센스 앰프 구동 신호들(SAP1, SAN, SAP2)이 기설정된 타이밍에 따라 활성화되고, 그에 따라 동작 전원(VDD, VCORE, VSS)이 래치(3)에 제공됨으로써 비트 라인 센스 앰프(3)의 데이터 감지 및 증폭이 이루어진다.The sense amplifier driving signals SAP1, SAN, and SAP2 are then activated according to a preset timing, and accordingly, the operating power supplies VDD, VCORE, and VSS are provided to the latch 3, thereby providing data of the bit line sense amplifier 3. Detection and amplification are done.

이때 제어부(120)는 센스 앰프 구동 신호(SAN)가 활성화되는 시점부터 제 1 예비 기준 전압(VREFP0)을 펌핑 기준 전압 생성부(12)에 제공한다.In this case, the controller 120 provides the pumping reference voltage generator 12 with the first preliminary reference voltage VREFP0 from the time when the sense amplifier driving signal SAN is activated.

펌핑 기준 전압 생성부(12)는 제 1 예비 기준 전압(VREFP0)을 이용하여 펌핑 기준 전압(VREFP2)을 생성한다.The pumping reference voltage generator 12 generates the pumping reference voltage VREFP2 using the first preliminary reference voltage VREFP0.

VPP 펌프(13)는 펌핑 기준 전압(VREFP2)을 이용하여 VREFP0*4의 펌핑 전압(VPP2)을 생성한다. 즉, 종래의 펌핑 전압(VPP)과 동일한 레벨의 펌핑 전압(VPP2)을 생성한다.The VPP pump 13 generates a pumping voltage VPP2 of VREFP0 * 4 using the pumping reference voltage VREFP2. That is, the pumping voltage VPP2 is generated at the same level as the conventional pumping voltage VPP.

즉, 차지 쉐어링이 완료된 이후에는 워드 라인(WL)이 VREFP0*4의 펌핑 전압(VPP2) 레벨로 활성화 상태를 유지하여 불필요한 전류 소모를 방지한다.That is, after charge sharing is completed, the word line WL is maintained at the pumping voltage VPP2 level of VREFP0 * 4 to prevent unnecessary current consumption.

이때 본 발명의 실시예는 제어부(120)가 뱅크 액티브 신호(BA) 및 센스 앰프 구동 신호(SAN)를 이용하여 동작하도록 구성한 예를 든 것이다. 그러나 센스 앰프 구동 신호(SAN) 대신에 워드 라인 구동 신호(WD)를 이용하도록 제어부(120)를 구성하는 것도 가능하다. In this case, the embodiment of the present invention is an example in which the controller 120 is configured to operate using the bank active signal BA and the sense amplifier driving signal SAN. However, the controller 120 may be configured to use the word line driving signal WD instead of the sense amplifier driving signal SAN.

물론 워드 라인 구동 신호(WD)를 이용하는 경우, 센스 앰프 구동 신호(SAN)를 이용하는 경우에 비해 약간의 시차를 두고 제 2 예비 기준 전압(VREFP0_UP)이 펌핑 기준 전압 생성부(12)에 제공될 것이다.Of course, when using the word line driving signal WD, the second preliminary reference voltage VREFP0_UP may be provided to the pumping reference voltage generator 12 with a slight time difference compared to using the sense amplifier driving signal SAN. .

그러나 도 5에 도시된 바와 같이, 워드 라인 구동 신호(WD) 자체는 워드 라인(WL)에 펌핑 전압(VPP2)을 제공하는 타이밍을 지정하는 신호이며, 차지 쉐어링 자체가 타이밍 마진을 가지고 있으므로 사용가능하다.However, as shown in FIG. 5, the word line driving signal WD itself is a signal that specifies the timing of providing the pumping voltage VPP2 to the word line WL, and is usable since the charge sharing itself has a timing margin. Do.

이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예 시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.As such, those skilled in the art will appreciate that the present invention can be implemented in other specific forms without changing the technical spirit or essential features thereof. Therefore, the embodiments described above are to be understood in all respects as illustrative and not restrictive. The scope of the present invention is shown by the following claims rather than the detailed description, and all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included in the scope of the present invention. do.

도 1은 일반적인 반도체 메모리 회로의 회로도,1 is a circuit diagram of a general semiconductor memory circuit,

도 2는 종래의 기술에 따른 전원 회로의 회로도,2 is a circuit diagram of a power supply circuit according to the prior art;

도 3은 종래의 기술에 따른 비트 라인 센스 앰프의 동작 타이밍도,3 is an operation timing diagram of a bit line sense amplifier according to the prior art;

도 4는 본 발명의 실시예에 따른 전원 회로의 회로도이고,4 is a circuit diagram of a power supply circuit according to an embodiment of the present invention;

도 5는 본 발명의 실시예에 따른 비트 라인 센스 앰프의 동작 타이밍도이다.5 is an operation timing diagram of a bit line sense amplifier according to an embodiment of the present invention.

Claims (4)

비트 라인 쌍;Bit line pairs; 워드 라인;Word lines; 상기 비트 라인 쌍을 통해 전송된 데이터를 감지 및 증폭하도록 구성된 비트 라인 센스 앰프; 및A bit line sense amplifier configured to sense and amplify data transmitted over the bit line pair; And 상기 비트 라인 쌍의 차지 쉐어링이 이루어지는 구간과 그 이후 구간 각각에 대하여 상기 워드 라인을 활성화시키기 위한 설정 전압을 다른 레벨로 인가하도록 구성된 전원 회로를 포함하는 반도체 메모리 회로.And a power supply circuit configured to apply a setting voltage for activating the word line to a different level for each of a period in which charge sharing of the bit line pair is performed and a subsequent period. 제 1 항에 있어서,The method of claim 1, 상기 전원 회로는The power circuit 상기 설정 전압을 차지 쉐어링 이후의 구간에 비해 상기 차지 쉐어링이 이루어지는 구간에서 더 높게 설정하도록 구성된 반도체 메모리 회로.And setting the set voltage higher in a section in which the charge sharing is performed than in a section after the charge sharing. 제 1 항에 있어서,The method of claim 1, 상기 전원 회로는The power circuit 뱅크 액티브 신호 및 상기 비트 라인 센스 앰프를 구동하기 위한 센스 앰프 구동 신호들 중에서 어느 하나에 따라 상기 워드 라인에 상기 설정 전압을 다른 레벨로 인가하도록 구성된 반도체 메모리 회로.And applying the set voltage to the word line at a different level in accordance with any one of a bank active signal and a sense amplifier drive signal for driving the bit line sense amplifier. 제 1 항에 있어서,The method of claim 1, 상기 전원 회로는The power circuit 뱅크 액티브 신호 및 상기 워드 라인에 상기 설정 전압을 인가하기 위한 워드 라인 구동 신호에 따라 상기 워드 라인에 상기 설정 전압을 다른 레벨로 인가하도록 구성된 반도체 메모리 회로.And apply the set voltage to the word line at different levels in accordance with a bank active signal and a word line drive signal for applying the set voltage to the word line.
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