KR100816726B1

KR100816726B1 - 반도체 장치

Info

Publication number: KR100816726B1
Application number: KR1020060083736A
Authority: KR
Inventors: 김지현
Original assignee: 주식회사 하이닉스반도체
Priority date: 2006-08-31
Filing date: 2006-08-31
Publication date: 2008-03-27
Also published as: KR20080020345A; US20080122521A1; US8035442B2

Abstract

본 발명은 구비된 모스트랜지스터에 인가되는 전압차이를 최대한 줄여서 보다 안정적으로 고전압을 생성할 수 있는 반도체 장치의 고전압 생성회로를 제공하기 위한 것으로, 이를 위해 본 발명은 고전압을 유기하기 위한 캐패시터와, 상기 캐패시터에 의해 유기된 고전압을 전달하기 위한 스위칭 수단과, 상기 스위칭 수단의 제어를 위한 스위칭 제어회로를 구비하고, 상기 스위칭 제어회로는 오실레이션 신호에 응답하여 제1 노드에 스위칭 제어전압을 유기하기 위한 제1 캐패시터; 상기 제1 노드에 인가된 스위칭 제어전압을 제2 노드로 전달하기 위한 제1 스위칭 모스트랜지스터; 상기 제2 노드와 상기 스위칭 수단 사이에 배치된 제2 캐패시터; 상기 제2 노드와 접지전압 사이에 배치된 제2 스위칭 모스트랜지스터; 상기 제1 스위칭 모스트랜지스터의 턴온을 유지하되, 상기 제1 노드와 상기 제1 스위칭 모스트랜지스터의 게이트 사이가 일정한 전압레벨 이하로 인가되도록 제어하는 제1 턴온제어부; 및 상기 제1 노드와 상기 제2 스위칭 모스트랜지스터의 게이트 사이가 일정한 전압레벨 이하로 인가되도록 제어하는 제2 턴온제어부를 구비하는 반도체 장치를 제공한다.

반도체, 메모리, 펌프, 더블러, 트리플러.

Description

반도체 장치{SEMICONDUCTOR DEVICE}

도1은 반도체 장치의 고전압 생성회로를 나타내는 블럭도.

도2는 도1에 도시된 고전압 생성회로의 회로도.

도3A와 도3B는 도2에 도시된 오실레이션 신호 생성부를 자세히 나타내는 회로도.

도4A와 도4B는 도2에 도시된 오실레이션 신호 생성부의 동작을 나타내기 위한 회로도.

도5A와 도5B는 도2에 도시된 오실레이션 신호 생성부의 동작을 나타내기 위한 회로도.

도6은 본 발명의 바람직한 실시예에 따른 반도체 장치의 고전압 생성회로를 나타내는 블럭도.

도7은 도6에 도시된 고전압 생성회로의 회로도.

도8A와 도8B는 도7에 도시된 오실레이션 신호 생성부를 자세히 나타내는 회로도.

도8C는 도7에 도시된 제어신호 생성부를 나타내는 회로도.

도9A 내지 도9C는 도7에 도시된 오실레이션 신호 생성부의 동작을 나타내기 위한 회로도.

도10A 내지 도10C는 도7에 도시된 오실레이션 신호 생성부 및 스위칭 제어회로의 동작을 나타내기 위한 파형도.

도11A 및 도11B는 도7에 도시된 스위칭 제어회로의 회로도 및 동작 파형도.

도12A와 도12B는 도7에 도시된 회로도의 동작을 나타내기 위한 시뮬레이션 파형도.

* 도면의 주요부분에 대한 부호 설명 *

MN1 ~ MN30 : 모스트랜지스터 M1 ~ M14 : 모스트랜지스터

ND1 ~ ND7 : 낸드 게이트 NOR1 ~ NOR4 : 노어 게이트

C1 ~ C10 : 캐패시터 PC1, PC2 : 캐패시터

본 발명은 반도체 장치에 관한 것으로, 특히 반도체 장치의 고전압 생성회로에 관한 것이다.

반도체 메모리 장치는 다수의 데이터를 저장하고, 저장된 데이터를 읽어 내기 위한 반도체 장치이다. 효과적으로 다수의 데이터를 저장하고 읽어내기 위해서, 반도체 메모리 장치는 외부로부터 제공되는 전원전압과 접지전압을 이용하여, 내부 동작에 필요한 다양한 내부전압을 생성한다. 예를 들어 내부전압으로는 다수의 데이터가 저장되는 데이터 저장영역에서 구동전압으로 사용되는 코어전압, 데이터 저장영역에서 저장된 데이터를 외부로 출력하거나 외부에서 입력되는 데이터를 데이터 저장영역으로 제공하기 위한 주변영역에 사용되는 주변영역용 구동전압, 데이터 저장영역에 배치되는 모스트랜지스터의 효과적인 제어를 위해 사용되는 고전압과 저전압이 있다. 고전압은 전원전압의 레벨보다 일정한 레벨만큼 더 높은 레벨을 가지는 전압이다. 고전압은 주로 데이터 저장영역에 있는 모스트랜지스터의 게이트에 제공된다. 저전압은 접지전압보다 일정한 레벨만큼 더 낮은 레벨을 가지는 전압이다. 저전압은 주로 데이터 저장영역에 있는 모스트랜지스터의 벌크전압으로 사용된다.

고전압을 생성하기 위한 고전압 생성회로는 전원전압과 접지전압을 이용하여 전원전압보다 2배 또는 3배 전압레벨이 더 높은 고전압을 생성한다. 반도체 메모리 장치의 소비전력을 줄이기 위해 전원전압의 전압레벨은 점점 낮아지고 있다. 반면에 데이터 저장영역에 배치된 모스트랜지스터를 구동하기 위해서는 고전압 생성회로에서 생성되는 고전압의 전압레벨은 일정하게 유지되어야만 한다. 따라서 전원전압을 2배로 승압해도 원하는 전압레벨의 고전압을 생성할 수 있을 때에는 고전압 생성회로는 전원전압보다 2배 더 높은 고전압을 생성한다. 전원전압을 3배로 승압해야 원하는 전압레벨의 고전압을 생성할 수 있을 때에는 고전압 생성회로는 전원전압 보다 3배 더 높은 고전압을 생성하여 출력하게 된다.

따라서, 고전압 생성회로에 배치되는 다수의 모스트랜지스터들은 전원전압의 전압레벨보다 2배 또는 3배의 전압레벨이 제공되는 노드와 접속되어야만 한다. 반도체 집적회로의 기술이 발달하면서 반도체 메모리 장치에 배치되는 모스트랜지스터는 더 작게 디자인되기 때문에 이전보다 전압레벨이 높아질수록 더 취약해질 수 밖에 없다. 구체적으로, 모스트랜지스터의 게이트 길이가 더 줄어들었기 때문에 이전보다 높은 전압에 더 취약한 것이다. 더 작게 디자인된 고전압 생성회로의 모스트랜지스터들은 전원전압의 2배 또는 3배로 높은 고전압을 인가받게 되면, 안정적으로 동작하기가 매우 어렵고, 심한 경우에는 모스트랜지스터가 파괴되어 버리기까지 한다.

이를 해결하기 위해, 전원전압의 전압레벨보다 2배 높은 고전압을 생성하는 고전압 생성회로와, 전원전압의 전압레벨보다 3배 높은 고전압을 생성하는 고전압 생성회로를 따로 배치하기도 한다. 이 경우 각 고전압 생성회로에 배치되는 모스트랜지스터는 서로 다르게 디자인된다. 그러나, 이런 경우 고전압을 생성하기 위한 회로의 면적이 증가되고, 소비전력 또한 증가되는 문제점이 추가로 발생한다.

본 발명은 전술한 문제점을 해결하기 위한 것으로, 구비된 모스트랜지스터에 인가되는 전압차이를 최대한 줄여서 보다 안정적으로 고전압을 생성할 수 있는 반도체 장치의 고전압 생성회로를 제공함을 목적으로 한다.

본 발명은 고전압을 유기하기 위한 캐패시터와, 상기 캐패시터에 의해 유기된 고전압을 전달하기 위한 스위칭 수단과, 상기 스위칭 수단의 제어를 위한 스위칭 제어회로를 구비하고, 상기 스위칭 제어회로는 오실레이션 신호에 응답하여 제1 노드에 스위칭 제어전압을 유기하기 위한 제1 캐패시터; 상기 제1 노드에 인가된 스위칭 제어전압을 제2 노드로 전달하기 위한 제1 스위칭 모스트랜지스터; 상기 제2 노드와 상기 스위칭 수단 사이에 배치된 제2 캐패시터; 상기 제2 노드와 접지전압 사이에 배치된 제2 스위칭 모스트랜지스터; 상기 제1 스위칭 모스트랜지스터의 턴온을 유지하되, 상기 제1 노드와 상기 제1 스위칭 모스트랜지스터의 게이트 사이가 일정한 전압레벨 이하로 인가되도록 제어하는 제1 턴온제어부; 및 상기 제1 노드와 상기 제2 스위칭 모스트랜지스터의 게이트 사이가 일정한 전압레벨 이하로 인가되도록 제어하는 제2 턴온제어부를 구비하는 반도체 장치를 제공한다.

또한 본 발명은 제1 고전압을 유기하기 위한 제1 캐패시터와, 상기 제1 캐패시터에 의해 유기된 제1 고전압을 제1 노드로 전달하기 위한 제1 스위칭 수단과, 상기 제1 노드에 제2 고전압을 유기하기 위한 제2 캐패시터와, 상기 제2 캐패시터에 의해 유기된 제2 고전압을 출력하기 위한 제2 스위칭 수단과, 상기 제1 스위칭 수단을 제어하기 위한 제1 스위칭 제어회로와 상기 제2 스위칭 수단의 제어하기 위한 제2 스위칭 제어회로를 구비하고, 상기 제1 스위칭 제어회로는 오실레이션 신호에 응답하여 제3 노드에 제1 스위칭 제어전압을 유기하기 위한 제1 캐패시터와, 상기 제3 노드에 인가된 제1 스위칭 제어전압을 제2 노드로 전달하기 위한 제1 스위칭 모스트랜지스터와, 상기 제4 노드와 상기 스위칭 수단 사이에 배치된 제2 캐패 시터와, 상기 제4 노드와 접지전압 사이에 배치된 제2 스위칭 모스트랜지스터와, 상기 제1 스위칭 모스트랜지스터의 턴온을 유지하되, 상기 제1 노드와 상기 제1 스위칭 모스트랜지스터의 게이트 사이가 일정한 전압레벨 이하로 인가되도록 제어하는 제1 턴온제어부와, 상기 제1 노드와 상기 제2 스위칭 모스트랜지스터의 게이트 사이가 일정한 전압레벨 이하로 인가되도록 제어하는 제2 턴온제어부를 구비하고, 상기 제2 스위칭 제어회로는 상기 오실레이션 신호에 응답하여 제4 노드에 제2 스위칭 제어전압을 유기하기 위한 제3 캐패시터와, 상기 제4 노드에 인가된 제2 스위칭 제어전압을 제4 노드로 전달하기 위한 제3 스위칭 모스트랜지스터와, 상기 제4 노드와 상기 제2 스위칭 수단 사이에 배치된 제4 캐패시터와, 상기 제4 노드와 접지전압 사이에 배치된 제4 스위칭 모스트랜지스터와, 상기 제3 스위칭 모스트랜지스터의 턴온을 유지하되, 상기 제3 노드와 상기 제3 스위칭 모스트랜지스터의 게이트 사이가 일정한 전압레벨 이하로 인가되도록 제어하는 제3 턴온제어부와, 상기 제3 노드와 상기 제4 스위칭 모스트랜지스터의 게이트 사이가 일정한 전압레벨 이하로 인가되도록 제어하는 제4 턴온제어부를 구비하는 반도체 장치를 제공한다.

또한 본 발명은 고전압을 생성하기 위해 고전압을 유기하는 캐패시터와 상기 캐패시터에 유기된 고전압을 전달하기 위한 전달 트랜지스터와 상기 전달 트랜지스터를 제어하기 위한 제어 트랜지스터를 구비하는 반도체 장치에 있어서, 상기 제어 트랜지스터에 제1 턴온전압을 인가하는 단계; 상기 제어 트랜지스터의 일측단에 제1 전압을 인가하는 단계; 상기 제어 트랜지스터의 게이트에 상기 제1 턴온전압보다 더 높은 레벨을 가지는 제2 턴온전압을 인가하는 단게; 상기 제어 트랜지스터의 일 측단에 인가된 제1 전압을 제2 전압으로 승압시키는 단계; 상기 제2 전압을 상기 제어 트랜지스터의 타측단으로 전달시키는 단계; 및 상기 제어 트랜지스터의 타측단에 전달된 제2 전압을 이용하여 상기 전달 트랜지스터를 턴온시키는 단계를 포함하는 반도체 장치의 구동방법을 제공한다.

본 발명은 고전압을 생성하는 과정에서 내부 회로의 모스트래지스터의 단자간에 고전압이 걸리지 않도록 하여, 모스트랜지스터에 가해지는 스트래스를 줄여, 고전압을 신뢰성있게 생성할 수 있는 고전압 생성회로에 관한 것이다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도1은 반도체 장치의 고전압 생성회로를 나타내는 블럭도이다.

도1을 참조하여 살펴보면, 고전압 생성회로는 차지 캐패시터(PC1,PC2)와, 오실레이션신호(OSC)와 제어신호(HV)를 입력받아 차지 캐패시터(PC1,PC2)의 충방전을 제어하고, 그로 인해 발생하는 고전압(VPP)을 출력하는 메인회로(10)를 구비한다. 오실레이션신호(OSC)는 오실레이션 되면서 입력되는 신호이다. 제어신호(HV)는 고전압(VPP)를 전원전압(VDD)의 2배로 출력할 것이지, 3배로 출력할 것인지를 제어하기 위한 신호이다. 스위칭제어회로(11,12)는 메인회로(10)에 구비되는 회로들로서, 고전압을 생성하는 과정에서 차지 캐패시터(PC1)와 차지 캐패시터(PC2)에 각각 인가된 고전압의 전달을 스위칭하기 위한 회로이다.

도2는 도1에 도시된 고전압 생성회로의 회로도이다. 도2에 도시된 고전압 생성회로는 전원전압의 2배의 고전압을 출력하는 더블러와 전원전압의 3배의 고전압을 출력하는 트리플러로 동작이 가능한 회로이다.

도2를 참조하여 살펴보면, 고전압 생성회로는 차지 캐패시터(PC1,PC2)와, 모스트랜지스터(MN1 ~ MN15)와, 인버터(I1 ~ I8)와, 스위칭제어회로(11,12)와 캐패시터(C1)와, 노어게이트(NOR1)를 구비한다.

차지 캐패시터(PC1,PC2)는 고전압을 출력하기 위해, 전원전압 또는 전원전압의 배수에 해당되는 고전압을 유기하기 위한 것이다. 노어게이트(NOR1)와, 캐패시터(C1)와 모스트랜지스터(MN1 ~ MN11)는 차지 캐패시터(PC1)와 모스트랜지스터(MN13)의 공통노드(X)에 인가되는 초기값을 셋팅하기 위한 소자들이다. 스위칭제어회로(11)는 스위칭 모스트랜지스터(MN13)를 제어하기 위한 회로이다. 스위칭제어회로(12)는 스위칭 모스트랜지스터(MN13)를 제어하기 위한 회로이다. 인버터(I1 ~ I8)는 오실레이션 되면서 입력되는 오실레이션 신호(OSC)에 응답하여 차지 캐패시터(PC1,PC2)가 차징 디스차징되도록 제어하기 위한 소자들이다. 스위칭 제어회로(11,12)는 입력되는 오실레이션 신호(OSC)에 따라 교대로 동작하도록 되어 있다.

제어신호(HV)는 도2에 도시된 고전압 생성회로를 더블러로 사용할 것인지, 트리플러로 사용할 것이지를 결정해주는 신호이다. 고전압 생성회로를 더블러로 사용할 것인지 트리플러로 사용할 것인지는 반도체 메모리 장치의 동작전압 레벨에 따라 정해진다. 예를 들어 동작전압을 3.3V, 1.8V 겸용으로 사용할 수 있는 반도체 메모리 장치에서 동작전압이 3.3V인 경우, 고전압 생성회로는 더블러로 동작하고, 동작전압이 1.8V인 경우, 고전압 생성회로는 트리플러도 동작한다. 고전압 생성회로가 더블러로 동작하는 경우에는 제어신호(HV)는 로우레벨을 유지하고, 트리플러로 동작하는 경우에는 제어신호(HV)는 하이레벨을 유지한다.

계속해서 고전압 생성회로가 트리플러로 동작하는 살펴본다. 먼저, 초기값을 셋팅하기 위한 차지 캐패시터(PC1)와 모스트랜지스터(MN13)에 의해 노드(X)에 전원전압(VDD)가 인가된다. 이어서 차지 캐패시터(PC1)의 일측에 접속된 인버터(I5)의 출력신호가 전원전압(VDD)와 접지전압(VSS) 사이를 천이하게 되면, 차지 캐패시터(PC1)의 충방전 동작에 의해 노드(X)가 2*전원전압로 승압된다.

이어서 스위칭 제어회로(11)에서 출력되는 스위칭신호(A)에 의해 모스트랜지스터(MN13)가 턴온되면, 노드(X)에 2*전원전압로 승압된 전압은 노드(Y)로 전달된다. 스위칭신호(A)는 노드(X)에 인가된 2*전원전압의 전압레벨 + 모스트랜지스터(MN13)의 문턱전압레벨 만큼 높은 전압값을 유지해야 노드(X)에 승압된 2*전원전압의 전압이 노드(Y)로 손실없이 전달된다.

이어서 차지 캐패시터(PC2)의 일측에 접속된 인버터(I8)의 출력신호가 전원전압(VDD)와 접지전압(VSS) 사이를 천이하게 되면, 차지 캐패시터(PC1)의 충방전 동작에 의해 노드(Y)가 3VDD로 승압된다. 이어서 스위칭 제어신호(12)에서 출력되는 스위칭 제어신호(B)에 의해 모스트랜지스터(MN14)가 턴온되면 노드(Y)에 3VDD로 승압된 전압이 고전압(VPP)으로 출력된다. 스위칭신호(B)는 노드(Y)에 인가된 3VDD 전압레벨 + 모스트랜지스터(MN14)의 문턱전압레벨 만큼 높은 전압값을 유지해야 노드(Y)에 승압된 3VDD의 전압이 손실없이 고전압(VPP)로 출력된다.

고전압 생성회로가 더블러로 동작할 때에는 노드(X)에서 2*전원전압의 전압이 유기되고, 노드(Y)를 거쳐서 고전압(VPP)로 출력된다.

도3A와 도3B는 도2에 도시된 오실레이션 신호 생성부를 자세히 나타내는 회로도이다. 도4A와 도4B는 도2에 도시된 오실레이션 신호 생성부의 동작을 나타내기 위한 회로도이다. 도5A와 도5B는 도2에 도시된 오실레이션 신호 생성부의 동작을 나타내기 위한 등가회로도이다. 도4A는 더블러로 동작할 때를 나타내는 도면이고, 도4B는 트리플러로 동작할 때를 나타내는 도면이다.

더블러로 동작하는 경우에, 스위칭제어회로(11)에 입력되는 제어신호(HV)는 로우레벨이다. 그로 인해 모스트랜지스터(M1)가 턴온되고, 모스트랜지스터(M2)는 턴오프가 되고 노드(N4)의 전압레벨이 노드(N5)의 전압레벨로 전달된다. 오실레이션 신호(OSC)에 따라 인버터(I2,I3)의 출력이 토글링되기 때문에 노드(N3)이 접지전압과 전원전압 사이를 토글링하게 된다. 노드(N5)도 노드(N4)는 같은 전압레벨로 움직인다. 노드(N1)도 전원전압과 접지전압 사이를 토글링하나 모스트랜지스터(M2)가 턴오프상태이기 때문에 노드(N5)에 영향을 주지는 않는다.

트리플러로 동작하는 경우에 스위칭제어회로(11)에 입력되는 제어신호(HV)는 하이레벨이다. 그로 인해 모스트랜지스터(M1)의 게이트에 전원전압 레벨이 인가되므로 노드(N4)의 전압이 전원전압(VDD)일 때는 모스트랜지스터(M1)가 턴오프 상태가 된다. 노드(N4)의 전압이 2*전원전압 일때는 모스트랜지스터(M1)가 턴온상태가 된다. 모스트랜지스터(M2)의 게이터에는 전원전압이 인가되어 턴온상태가 된다. 모스트랜지스터(M3)의 게이트단은 오실레이션 신호의 토글링에 따라 토글링되는 인버 터의 (I2)의 출력신호를 입력받기 때문에 전원전압과 접지전압 사이를 움직인다.

노드(N4)와 노드(N1)은 서로 다른 레벨로 움직인다. 즉, 노드(N4)가 전원전압에서 2*전원전압 전압레벨로 증가할 때, 노드(N1)는 전원전압에서 접지전압으로 떨어진다. 노드(N4)가 2*전원전압 전압레벨에서 전원전압으로 떨어질 때, 노드(N1)는 접지전압에서 전원전압(VDD)로 올라간다. 노드(N4)는 2*전원전압 전압과 전원전압 사이를 토글링할 때 노드(N5)는 접지전압에서 2*전원전압 레벨로 토글링한다. 노드(N4)가 전원전압일 때 모스트랜지스터(M1)가 턴오프, 모스트랜지스터(M2,M3)은 턴온상태이므로 노드(N5)가 접지전압으로 떨어진다. 노드(N4)가 2*전원전압 일때 모스트랜지스터(M1,M2)는 턴온, 모스트랜지스터(M3)는 턴오프상태가 되어 노드(N5)는 노드(N4)에 인가되었던 2*전원전압 전압이 전달된다.

도5A는 도5B는 제어신호(HV)가 로우레벨인 상태에서 오실레이션 신호(OSC)가 하이레벨과 로우레벨로 될때의 스위칭제어회로(11)의 등가회로를 나타내는 것이다.도5A는 제어신호(HV)가 로우레벨인 경우에서 오실레이션 신호(OSC)가 하이레벨일 때를 나타내고, 도5B는 제어신호(HV)가 로우레벨인 경우에서 오실레이션 신호(OSC)가 하이레벨일 때를 나타낸다.

여기서 문제가 되는 것은 스위칭 제어회로(11)를 구성하는 모스트랜지스터의 각 단자에 인가되는 전압이다. 고전압 생성회로가 트리플러로 동작하는 경우에는 전원전압 자체가 낮기 때문에 2*전원전압의 전압레벨이 높지 않기 때문에 모스트랜지스터(M1)의 게이트와 일측단자간에 2*전원전압 전압차이가 생겨도 크게 문제가 되지 않는다. 그러나, 고전압 생성회로가 더블러로 동작하는 경우에는 2*전원전압 만 되어도 모스트랜지스터(M1)의 게이트와 일측단자간에 2*전원전압의 전압차이가 생기면 문제가 될 수 있다. 예를 들어 전원전압이 1.8V 이어서 고전압 생성회로가 트리플러로 동작하는 경우에 1.8V * 2 = 3.6V가 모스트랜지스터(M1)의 게이트와 일측단자간에 인가된다. 전원전압이 3.3V 이어서 고전압 생성회로가 더블러로 동작하는 경우에 3.3V * 2 = 6.6V가되어 모스트랜지스터(M1)의 게이트와 일측단자간에 인가된다. 따라서 모스트랜지스터(M1)의 두 단자 사이에 너무 과도한 전압이 인가되어 모스트랜지스터(M1)가 동작상 안정성을 보장할 수 없게 되는 것이다.

모스트랜지스터의 게이트와 일측단자와의 사이에 인가되어도 모스트랜지스터의 신뢰성을 유지할 수 있는 전압은 반도체 제조공정에 따라 다르다. 그러나, 최근에 반도체 메모리 장치가 고집적화되면서, 모스트랜지스터의 채널폭이 점점 줄어들고 있기 때문에, 6.6V 정도의 과도한 전압이 모스트랜지스터의 양단에 인가되면 모스트랜지스터의 동작상 신뢰성을 유지하기가 매우 어려워지는 것이다. 따라서 고전압 생성회로를 구성하는 모스트래지스터의 양 단자간에 2*전원전압이 걸리지 않도록 고전압 생성회로를 구성하는 것이 필요하다.

본 발명은 스위칭 제어회로를 구성하는 모스트랜지스터의 양단자 간에 2*전원전압이 인가되지 않도록 회로를 구성하고, 동작시키는 고전압 생성회로를 제안한다.

도6은 본 발명의 바람직한 실시예에 따른 반도체 장치의 고전압 생성회로를 나타내는 블럭도이다.

도6을 참조하여 살펴보면, 본 실시예에 따른 반도체 장치의 고전압 생성회로 는 차지 캐패시터(PC3,PC4)와, 차지 캐패시터(PC3,PC4)의 충방전을 제어하기 위한 메인회로(100)를 구비한다. 메인회로는 오실레이션 신호(OSC)와, 제어신호(HV)와, 전원전압(VDD)를 입력받아 고전압(VPP)을 출력한다. 제어신호(HV)는 고전압 생성회로가 더블러로 동작할 것인지, 트리플러로 동작할 것인지를 제어하기 위한 신호이다.

도7은 도6에 도시된 고전압 생성회로의 회로도이다.

도7에 도시된 바와 같이 고전압 생성회로는 차지 캐패시터(PC3,PC4)와, 모스트랜지스터(MN16 ~ MN30)와, 인버터(I9 ~ I17)와, 스위칭제어회로(110,120)와 캐패시터(C8)와, 노어게이트(NOR3)를 구비한다.

차지 캐패시터(PC1,PC2)는 고전압을 출력하기 위해, 전원전압 또는 전원전압의 배수에 해당되는 고전압이 유기하기 위한 것이다. 노어게이트(NOR1)와, 캐패시터(C1)와 모스트랜지스터(MN1 ~ MN11)는 차지 캐패시터(PC1)와 모스트랜지스터(MN13)의 공통노드(X)에 인가되는 초기값을 셋팅하기 위한 소자들이다. 스위칭제어회로(110)는 스위칭 모스트랜지스터(MN28)를 제어하기 위한 회로이다. 스위칭제어회로(120)는 스위칭 모스트랜지스터(MN29)를 제어하기 위한 회로이다. 스위칭 제어회로(110)는 제1 턴온제어부(111A,111B)와 제2 턴온제어부(112)를 구비한다. 스위칭 제어회로(120)는 제3 턴온제어부(121A,121B)와 제4 턴온제어부(122)를 구비한다.

제1 턴온제어부(111A,111B)는 제1 스위칭 모스트랜지스터(M8)의 턴온을 유지하되, 노드(N21)와 제1 스위칭 모스트랜지스터(M8)의 게이트 사이가 일정한 전압레 벨 이하로 인가되도록 제어한다. 제1 턴온제어부(111A,111B)는 오실레이션 신호(OSC)의 하이레벨의 폭보다 하이레벨의 폭이 더 넓은 상태로 오실레이션 하는 기준신호(NE)를 생성하기 위한 신호 생성부(111B)와, 제어신호(HA)에 응답하여 기준신호(NE)를 제1 스위칭 모스트랜지스터(M8)의 게이트로 전달하기 위한 전달부(111A)를 구비한다. 제3 턴온제어부는 오실레이션 신호(OSC)의 하이레벨의 폭보다 하이레벨의 폭이 더 넓은 상태로 오실레이션 하는 기준신호(NF)를 생성하기 위한 신호 생성부(121B)와, 제어신호(HA)에 응답하여 기준신호(NF)를 제1 스위칭 모스트랜지스터(M12)의 게이트로 전달하기 위한 전달부(121B)를 구비한다.

인버터(I9 ~ I17)는 오실레이션 되면서 입력되는 오실레이션 신호(OSC)에 응답하여 차지 캐패시터(PC3,PC4)가 차징 디스차징되도록 제어하기 위한 소자들이다. 스위칭 제어회로(110,120)는 입력되는 오실레이션 신호(OSC)에 따라 교대로 동작하도록 되어 있다.파형생성부(130)는 오실레이션 신호를 입력받아 오실레이션 신호의 하이레벨의 폭보다 더 넓은 폭을 가지는 오실레이션 신호(NE,NF)를 생성하여 각각 스위칭 제어회로(110,120)로 전달한다.

제어신호(HV)는 도7에 도시된 고전압 생성회로를 더블러로 사용할 것인지, 트리플러로 사용할 것이지를 결정해주는 신호이다. 고전압 생성회로를 더블러로 사용할 것인지 트리플러로 사용할 것인지는 반도체 메모리 장치의 동작전압 레벨에 따라 정해진다. 예를 들어 동작전압을 3.3V, 1.8V 겸용으로 사용할 수 있는 반도체 메모리 장치에서 동작전압이 3.3V인 경우, 고전압 생성회로는 더블러로 동작하고, 동작전압이 1.8V인 경우, 고전압 생성회로는 트리플러도 동작한다. 고전압 생성회 로가 더블러로 동작하는 경우에는 제어신호(HV)는 로우레벨을 유지하고, 트리플러로 동작하는 경우에는 제어신호(HV)는 하이레벨을 유지한다.

도8A와 도8B는 도7에 도시된 오실레이션 신호 생성부를 자세히 나타내는 회로도이며, 도8C는 도7에 도시된 제어신호 생성부를 나타내는 회로도이다.

도9A 내지 도9C는 도7에 도시된 오실레이션 신호 생성부의 동작을 나타내기 위한 회로도이다. 도9A는 오실레이션 신호(NE)가 로우레벨일 때를 나타내는 회로도이며, 도9B는 오실레이션 신호(NE)가 하이레벨일 때를 나타내는 회로도이다. 도9C는 오실레이션 신호(NE)가 오실레이션됨에 따라 스위칭 제어회로(110)의 각 노드에 인가되는 전압의 폭을 나타내는 것이다. 도10A와 도10B는 도7에 도시된 오실레이션 신호 생성부의 동작을 나타내기 위한 파형도이다.

노드(N21)의 전압레벨이 전원전압 레벨에서 전원전압의 2배가 될 때에 노드(N22)로 전달되는 점은 도2의 고전압 생성회로와 같다. 그러나, 이 때에 트랜지스터(M8)의 양단에 2*전원전압이 인가되지 않고, 최대로 전원전압 레벨만 인가되는 점이 도2의 고전압 생성회로와 다른 점이다. 노드(N21)에 전원전압(VDD)가 인가되면, 모스트랜지스터(N23)의 게이트에는 접지전압이 인가된다. 노드(N21)의 2*전원전압이 인가되면, 모스트랜지스터(N23)의 게이트에는 전원전압(VDD)이 인가된다. 모스트랜지스터(M8)는 피채널 모스트랜지스터이다. 따라서 노드(N21)에 전원전압이나 2*전원전압이 인가되던지 간에 항상 모스트랜지스터(M8)는 턴온상태를 유지할 수 있어, 노드(N21)에 인가된 전압을 노드(N22)로 전달할 수 있다. 또한 모스트랜지스터(M9)는 게이트로 전원전압을 인가받기 때문에 항상 턴온상태를 유지한다.

여기서 고려해야 할 점은 노드(N21)의 전압레벨이 전원전압에서 2*전원전압으로 움직이는 타이밍과 노드(N23)의 전압레벨이 접지전압에서 전원전압 레벨로 움직이는 타이밍이 달라야 한다는 것이다. 구체적으로 노드(N21)의 전압레벨이 전원전압에서 2*전원전압로 상승하기 전에 노드(N23)의 전압레벨이 접지전압에 전원전압 레벨로 상승해야 한다. 또한 노드(N21)의 전압레벨이 2*전원전압 전원전압에서 하강하지 전에 노드(N23)의 전압레벨이 전원전압에서 접지전압으로 하강해야 한다.

따라서 오실레이션 신호 생성부(13)는 오실레이션 신호(OSC)를 입력받아 오실레이션 신호(OSC)의 하이레벨 구간보다 더 폭이 넓은 형태의 오실레이션 신호(NE)를 생성하여 스위칭 제어회로(110)로 출력하게 된다. 도10A에 도시된 바와 같이 오실레이션 신호(NE)는 오실레이션 신호(OSC)보다 하이레벨의 폭이 더 넓은 형태로 형성된다. 만약 도10B에 도시된 바와 같이 오실레이션 신호(NE)가 생성된다면 이는 잘못된 경우이다. 도10Cdp도시된 바와 같이, 오실레이션 신호생성부의 지연 부를 통해 오실레이션 신호(OSC)를 지연시키 마진 A만큼 확보하고, 오실레이션 신호(OSC)를 B 만큼 딜레이시켜 파형의 뒷 쪽 마진을 확보하게 되면, 결과적으로 앞뒤로 C, B 만큼 마진이 확보된다.

도11A 내지 도11B는 도7에 도시된 스위칭 제어회로(120)의 회로도 및 동작 파형도이다. 오실레이션 신호(NE)는 오실레이션 신호(OSC)와 반대 위상으로 오실레이션 하였지만, 오실레이션 신호(NF)는 오실레이션 신호(OSC)와 같은 위상으로 움직인다. 이는 스위칭 제이회로(110,120)이 교대로 동작하기 때문이다. 스위칭 제어회로(120)는 스위칭 제어회로(110)의 동작과 유사하므로 자세한 동작설명은 생략한 다.

도12A와 도12B는 도7에 도시된 회로도의 동작을 나타내기 위한 시뮬레이션 파형도이다. 도12A는 제어신호(HA)를 로우레벨로 하여 시뮬레이션 한 경우이고, 도12B는 제어신호(HA)를 하이레벨로 하여 시뮬레이션 한 경우이다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

본 발명에 의해서 하나의 고전압 회로를 이용하여 더블러와 트리플러로 동작시킬 수 있다. 또한 본 발명에 의한 고전압 회로는 다양한 레벨의 고전압을 신뢰성있게 출력할 수 있다. 따라서 전원전압보다 높은 레벨의 고전압을 사용하는 반도체 메모리 장치가 보다 신뢰성 있게 동작할 수 있다.

Claims

고전압을 유기하기 위한 펌핑 캐패시터와, 상기 펌핑 캐패시터에 의해 유기된 고전압을 전달하기 위한 스위칭 수단과, 상기 스위칭 수단의 제어를 위한 스위칭 제어회로를 구비하고,

상기 스위칭 제어회로는

오실레이션 신호에 응답하여 제1 노드에 스위칭 제어전압을 유기하기 위한 제1 캐패시터;

상기 제1 노드에 인가된 스위칭 제어전압을 제2 노드로 전달하기 위한 제1 스위칭 모스트랜지스터; 및

상기 제1 스위칭 모스트랜지스터의 턴온을 유지하되, 상기 제1 노드와 상기 제1 스위칭 모스트랜지스터의 게이트 사이가 일정한 전압차 이하로 인가되도록 제어하는 제1 턴온제어부

를 구비하는 반도체 장치.
제 1 항에 있어서,

상기 제1 턴온제어부는

상기 오실레이션 신호의 하이레벨의 폭보다 하이레벨의 폭이 더 넓은 상태로 오실레이션 하는 기준신호를 생성하여, 상기 제1 스위칭 모스트랜지스터의 턴온 동작을 제어하는 것을 특징으로 하는 반도체 장치.
제 1 항에 있어서

상기 제2 노드와 접지전압 사이에 배치된 제2 스위칭 모스트랜지스터;

상기 제2 노드와 상기 스위칭 수단 사이에 배치된 제2 캐패시터; 및

상기 제1 노드와 상기 제2 스위칭 모스트랜지스터의 게이트 사이가 일정한 전압레벨 이하로 인가되도록 제어하는 제2 턴온제어부를 더 포함하는 반도체 장치.
제 1 항에 있어서,

상기 제1 스위칭 모스트랜지스터는

피모스트랜지스터인 것을 특징으로 하는 반도체 장치.
제 4 항에 있어서,

상기 제2 스위칭 모스트랜지스터는

앤모스트랜지스터인 것을 특징으로 하는 반도체 장치.
제 1 항에 있어서,

상기 제1 턴온제어부는

상기 오실레이션 신호의 하이레벨의 폭보다 하이레벨의 폭이 더 넓은 상태로 오실레이션 하는 기준신호를 생성하기 위한 신호 생성부;

제어신호 및 인에이블 신호에 응답하여 턴온 인에이블 신호를 출력하기 위한 신호조합부; 및

상기 턴온 인에이블 신호에 응답하여 상기 기준신호를 상기 제1 스위칭 모스트랜지스터의 게이트로 전달하기 위한 전달부를 구비하는 것을 특징으로 하는 반도체 장치.
제 1 항에 있어서,

게이트로 전원전압을 인가받고, 상기 제1 스위칭 모스트랜지스터와 상기 제2 스위칭 모스트랜지스터의 사이에 배치된 제3 스위칭 모스트랜지스터를 더 구비하는 것을 특징으로 하는 반도체 장치.
제 1 항에 있어서,

상기 제1 노드는 전원전압과 전원전압의 2배에 해당되는 전압이 교대로 인가 되며, 상기 제1 스위칭 모스트랜지스터의 게이트에는 접지전압과 상기 전원전압이 교대로 인가되는 것을 특징으로 하는 반도체 장치.
제1 고전압을 유기하기 위한 제1 캐패시터와, 상기 제1 캐패시터에 의해 유기된 제1 고전압을 제1 노드로 전달하기 위한 제1 스위칭 수단과, 상기 제1 노드에 제2 고전압을 유기하기 위한 제2 캐패시터와, 상기 제2 캐패시터에 의해 유기된 제2 고전압을 출력하기 위한 제2 스위칭 수단과, 상기 제1 스위칭 수단을 제어하기 위한 제1 스위칭 제어회로와 상기 제2 스위칭 수단의 제어하기 위한 제2 스위칭 제어회로를 구비하고,

상기 제1 스위칭 제어회로는

오실레이션 신호에 응답하여 제3 노드에 제1 스위칭 제어전압을 유기하기 위한 제1 캐패시터와, 상기 제3 노드에 인가된 제1 스위칭 제어전압을 제2 노드로 전달하기 위한 제1 스위칭 모스트랜지스터와, 상기 제4 노드와 상기 스위칭 수단 사이에 배치된 제2 캐패시터와, 상기 제4 노드와 접지전압 사이에 배치된 제2 스위칭 모스트랜지스터와, 상기 제1 스위칭 모스트랜지스터의 턴온을 유지하되, 상기 제1 노드와 상기 제1 스위칭 모스트랜지스터의 게이트 사이가 일정한 전압레벨 이하로 인가되도록 제어하는 제1 턴온제어부와, 상기 제1 노드와 상기 제2 스위칭 모스트랜지스터의 게이트 사이가 일정한 전압레벨 이하로 인가되도록 제어하는 제2 턴온제어부를 구비하고,

상기 제2 스위칭 제어회로는

상기 오실레이션 신호에 응답하여 제4 노드에 제2 스위칭 제어전압을 유기하기 위한 제3 캐패시터와, 상기 제4 노드에 인가된 제2 스위칭 제어전압을 제4 노드로 전달하기 위한 제3 스위칭 모스트랜지스터와, 상기 제4 노드와 상기 제2 스위칭 수단 사이에 배치된 제4 캐패시터와, 상기 제4 노드와 접지전압 사이에 배치된 제4 스위칭 모스트랜지스터와, 상기 제3 스위칭 모스트랜지스터의 턴온을 유지하되, 상기 제3 노드와 상기 제3 스위칭 모스트랜지스터의 게이트 사이가 일정한 전압레벨 이하로 인가되도록 제어하는 제3 턴온제어부와, 상기 제3 노드와 상기 제4 스위칭 모스트랜지스터의 게이트 사이가 일정한 전압레벨 이하로 인가되도록 제어하는 제4 턴온제어부를 구비하는 반도체 장치.
제 9 항에 있어서,

상기 제1 턴온제어부는

상기 오실레이션 신호의 하이레벨의 폭보다 하이레벨의 폭이 더 넓은 상태로 오실레이션 하는 기준신호를 생성하기 위한 신호 생성부;

제어신호 및 인에이블 신호에 응답하여 턴온 인에이블 신호를 출력하기 위한 신호조합부; 및

상기 턴온 인에이블 신호에 응답하여 상기 기준신호를 상기 제1 스위칭 모스트랜지스터의 게이트로 전달하기 위한 전달부를 구비하는 것을 특징으로 하는 반도 체 장치.
제 9 항에 있어서,

게이트로 전원전압을 인가받고, 상기 제1 스위칭 모스트랜지스터와 상기 제2 스위칭 모스트랜지스터의 사이에 배치된 제5 스위칭 모스트랜지스터를 더 구비하는 것을 특징으로 하는 반도체 장치.
제 9 항에 있어서,

상기 제3 턴온제어부는

상기 오실레이션 신호의 하이레벨의 폭보다 하이레벨의 폭이 더 넓은 상태로 오실레이션하는 기준신호를 생성하기 위한 신호 생성부; 및

제어신호에 응답하여 상기 기준신호를 상기 제3 스위칭 모스트랜지스터의 게이트로 전달하기 위한 전달부를 구비하는 것을 특징으로 하는 반도체 장치.
제 9 항에 있어서,

게이트로 전원전압을 인가받고, 상기 제3 스위칭 모스트랜지스터와 상기 제4 스위칭 모스트랜지스터의 사이에 배치된 제6 스위칭 모스트랜지스터를 더 구비하는 것을 특징으로 하는 반도체 장치.
제 9 항에 있어서,

상기 제3 노드는 전원전압과 전원전압의 2배에 해당되는 전압이 교대로 인가되며, 상기 제1 스위칭 모스트랜지스터의 게이트에는 접지전압과 상기 전원전압이 교대로 인가되는 것을 특징으로 하는 반도체 장치.
고전압을 생성하기 위해 고전압을 유기하는 캐패시터와 상기 캐패시터에 유기된 고전압을 전달하기 위한 전달 트랜지스터와 상기 전달 트랜지스터를 제어하기 위한 제어 트랜지스터를 구비하는 반도체 장치의 구동방법에 있어서,

상기 제어 트랜지스터에 제1 턴온전압을 인가하는 단계;

상기 제어 트랜지스터의 일측단에 제1 전압을 인가하는 단계;

상기 제어 트랜지스터의 게이트에 상기 제1 턴온전압보다 더 높은 레벨을 가지는 제2 턴온전압을 인가하는 단게;

상기 제어 트랜지스터의 일측단에 인가된 제1 전압을 제2 전압으로 승압시키는 단계;

상기 제2 전압을 상기 제어 트랜지스터의 타측단으로 전달시키는 단계; 및

상기 제어 트랜지스터의 타측단에 전달된 제2 전압을 이용하여 상기 전달 트랜지스터를 턴온시키는 단계

를 포함하는 반도체 장치의 구동방법.
제 15 항에 있어서,

상기 제어 트랜지스터의 일측단에 인가된 상기 제2 전압을 상기 제1 전압으로 감압시키는 단계; 및

상기 제어 트랜지스터의 게이트에 제1 턴온전압을 인가하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 구동방법.
제 16 항에 있어서,

상기 제1 턴온전압은 접지전압이고 상기 제2 턴온전압을 전원전압이며, 상기 제1 전압을 전원전압이며, 상기 제2 전압은 전원전압의 2배인 것을 특징으로 하는 반도체 장치의 구동방법.