KR100816171B1 - Method of erasing date from a flash memory cell - Google Patents

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KR100816171B1
KR100816171B1 KR1020010080095A KR20010080095A KR100816171B1 KR 100816171 B1 KR100816171 B1 KR 100816171B1 KR 1020010080095 A KR1020010080095 A KR 1020010080095A KR 20010080095 A KR20010080095 A KR 20010080095A KR 100816171 B1 KR100816171 B1 KR 100816171B1
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Abstract

본 발명은 플래시 메모리 셀의 데이터 소거 방법에 관한 것으로, 트리플 웰 구조에 형성된 플래시 메모리 셀 어레이가 NAND 어레이 구조로 이루어지고, 상기 NAND 어레이 구조는 다수의 블록으로 나누어지며, 소거 동작 시 블록 단위로 소거 동작을 실시하는 플래시 메모리 셀의 데이터 소거 방법에 있어서, 소거 동작 시 트리플 n-웰 및 p-웰에 인가되는 웰 바이어스와 소거 동작이 이루어질 블록의 플래시 메모리 셀의 워드 라인에 인가되는 전압을 소정의 전위만큼 감소시켜, 웰과 워드 라인간의 소거 전압을 유지하면서 웰에 인가되는 웰 바이어스를 0V에 근접한 전압으로 인가함으로써, 소거 동작이 실시되지 않는 블록의 플래시 메모리 셀에 웰 바이어스로 인한 스트레스가 발생되는 것을 방지하여 데이터 저장 특성을 향상시키고 소자의 신뢰성을 향상시킬 수 있는 플래시 메모리 셀의 데이터 소거 방법이 개시된다.

Figure R1020010080095

소거, 소거 전압, 웰 바이어스

The present invention relates to a data erasing method of a flash memory cell, wherein a flash memory cell array formed in a triple well structure includes a NAND array structure, and the NAND array structure is divided into a plurality of blocks, and erased in units of blocks during an erase operation. A data erase method of a flash memory cell that performs an operation, comprising: a well bias applied to a triple n-well and a p-well during an erase operation and a voltage applied to a word line of a flash memory cell of a block in which an erase operation is to be performed; By reducing the potential and applying the well bias applied to the well to a voltage close to 0V while maintaining the erase voltage between the well and the word line, stress caused by the well bias is generated in the flash memory cell of the block in which the erase operation is not performed. To improve data storage characteristics and improve device reliability. Be a data erasing method of a flash memory cell is disclosed in.

Figure R1020010080095

Erasing, Erasing Voltage, Well Bias

Description

플래시 메모리 셀의 데이터 소거 방법{Method of erasing date from a flash memory cell} Method of erasing date from a flash memory cell}             

도 1은 종래 기술에 따른 플래시 메모리 셀의 데이터 소거 방법을 설명하기 위한 단면도.1 is a cross-sectional view for explaining a data erasing method of a flash memory cell according to the prior art.

도 2는 본 발명에 따른 플래시 메모리 셀의 데이터 소거 방법을 설명하기 위한 단면도.
2 is a cross-sectional view for explaining a data erasing method of a flash memory cell according to the present invention;

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

11 : 기판 12 : 트리플 n-웰11 substrate 12 triple n-well

13 : p-웰 14 : 층간 절연막13: p-well 14: interlayer insulation film

15 : 플러그 16 : 비트 라인15 plug 16: bit line

S11, S12, S21, S22 : 스위칭 수단 S11, S12, S21, S22: switching means

C11 내지 C2n : 플래시 메모리 셀
C 11 to C 2n : flash memory cell

본 발명은 플래시 메모리 셀의 데이터 소거 방법에 관한 것으로, 특히 소거 동작 시 소거 동작이 실시되지 않는 셀이 가해지는 스트레스를 최소화하여 데이터 저장 특성을 향상시킬 수 있는 플래시 메모리 셀의 데이터 소거 방법에 관한 것이다.
The present invention relates to a data erasing method of a flash memory cell, and more particularly, to a data erasing method of a flash memory cell that can improve data storage characteristics by minimizing stress applied to a cell in which an erase operation is not performed. .

이하, 종래 기술에 따른 플래시 메모리 셀의 데이터 소거 방법을 설명하기로 한다. Hereinafter, a data erasing method of a flash memory cell according to the prior art will be described.

도 1은 종래 기술에 따른 플래시 메모리 셀의 데이터 소거 방법을 설명하기 위한 단면도이다.1 is a cross-sectional view for describing a data erasing method of a flash memory cell according to the related art.

도 1을 참조하면, 다수의 플래시 메모리 셀(C11 내지 C2n)들이 NAND 어레이(표현되지 않음)로 이루어진 플래시 메모리 셀 어레이에서, 플래시 메모리 셀 어레이는 소거 동작을 실시하기 위하여 선택된 블록과 소거 동작이 이루어지지 않는 선택되지 않은 블록으로 이루어져 소거 동작이 블록별로 이루어진다. Referring to FIG. 1, in a flash memory cell array in which a plurality of flash memory cells C 11 to C 2n are NAND arrays (not represented), the flash memory cell array may be selected from a block and an erase operation to perform an erase operation. The erase operation is performed block by block, which is made up of unselected blocks.

각각의 모든 플래시 메모리 셀(C11 내지 C2n)들은 트리플 웰 구조에 형성된다. 즉, 기판(11)에는 트리플 n-웰(12)이 형성되고, 트리플 n-웰(12)에는 p-웰(13)이 형성되며, p-웰(13)에 플래시 메모리 셀(C11 내지 C2n)들이 형성된다. 각 블록의 셀 끝단에는 스위칭 수단(S11, S12, S21 및 S22)이 구비되며, 비트 라인(16)은 플 러그(15)를 통하여 스위칭 수단(S12 및 S22)에 접속된다. 비트 라인(16)과 각각의 플래시 메모리 셀(C11 내지 C2n)은 층간 절연막(14)에 의해 전기적으로 분리된다. Each of all flash memory cells C 11 to C 2n is formed in a triple well structure. That is, the triple n-well 12 is formed in the substrate 11, the p-well 13 is formed in the triple n-well 12, and the flash memory cells C 11 through the p-well 13 are formed. C 2n ) are formed. Switching means S11, S12, S21 and S22 are provided at the cell end of each block, and the bit line 16 is connected to the switching means S12 and S22 via the plug 15. The bit line 16 and each flash memory cell C 11 to C 2n are electrically separated by an interlayer insulating film 14.

선택된 블록의 플래시 메모리 셀(C11 내지 C1n)에 저장된 데이터를 소거할 경우 선택된 블록의 셀(C11 내지 C1n)의 워드 라인에 워드 라인 바이어스가 접지 전압(0V)으로 인가되고, 셀(C11 내지 C1n)이 형성된 트리플 n-웰(12) 및 p-웰(13)에는 웰 바이어스(20V)가 인가된다. 이때, 선택되지 않은 블록의 플래시 메모리 셀(C11 내지 C1n)의 워드 라인은 플로팅 상태로 만들어 소거 동작이 이루어지지 않게 한다. When erasing data stored in the flash memory cells C 11 to C 1n of the selected block, a word line bias is applied to the word line of the cells C 11 to C 1n of the selected block as the ground voltage (0V), and the cell ( A well bias 20V is applied to the triple n-well 12 and the p-well 13 on which C 11 to C 1n are formed. At this time, the word lines of the flash memory cells C 11 to C 1n of the unselected blocks are made into a floating state so that an erase operation is not performed.

선택된 블록의 플래시 메모리 셀(C11 내지 C1n)에 상기의 조건으로 워드 라인 바이어스 및 웰 바이어스가 인가되면, 셀의 플로팅 게이트에 트랩된 전자가 터널 산화막을 통하여 p-웰(13)로 방출된다. 이로써, 플래시 메모리 셀(C11 내지 C1n)의 문턱 전압은 낮아지고, 소거 동작이 완료된다. When word line bias and well bias are applied to the flash memory cells C 11 to C 1n of the selected block under the above conditions, electrons trapped at the floating gate of the cell are emitted to the p-well 13 through the tunnel oxide layer. . As a result, the threshold voltages of the flash memory cells C 11 to C 1n are lowered, and the erase operation is completed.

상기에서, 소거 동작을 위하여 트리플 n-웰(12) 및 p-웰(13)에 소거를 위한 웰 바이어스(20V)가 인가될 경우, 웰 바이어스는 소거 동작이 이루어질 플래시 메모리 셀(C11 내지 C1n)뿐만 아니라 소거 동작이 이루어지지 않을 플래시 메모리 셀(C21 내지 C2n)의 트리플 n-웰(12) 및 p-웰(13)에도 인가된다. In the above, when the well bias 20V for erasing is applied to the triple n-well 12 and the p-well 13 for the erase operation, the well bias may be a flash memory cell C 11 to C in which the erase operation is to be performed. 1 n ) as well as the triple n-well 12 and the p-well 13 of the flash memory cells C 21 to C 2n to which the erase operation is not performed.

셀의 사이즈가 작아지면서 커플링 비(Coupling ratio)가 줄어듦과 동시에, 상기와 같이 소거 동작이 이루어지지 않을 플래시 메모리 셀(C21 내지 C2n)의 트리플 n-웰(12) 및 p-웰(13)에도 웰 바이어스가 인가되면, 소거 동작이 이루어지지 않는 플래시 메모리 셀(C21 내지 C2n)에 스트레스가 발생된다. As the size of the cell decreases, the coupling ratio is reduced, and at the same time, the triple n-well 12 and the p-well of the flash memory cells C 21 to C 2n to which the erase operation is not performed as described above are performed. When the well bias is also applied to 13, stress is generated in the flash memory cells C 21 to C 2n where the erase operation is not performed.

플래시 메모리 어레이는 대략 1024의 블록으로 이루어지는데, 각각의 블록에 10,000 내지 100,000번의 소거 동작이 실시될 경우 플래시 메모리 셀에 발생되는 스트레스의 량은 상당한 량이 되며, 이로 인하여 셀에 저장된 데이터에 영향을 준다. 결국, 소거 동작이 실시되지 않는 상태에서도 높은 전압으로 인가되는 웰 바이어스에 의하여 발생되는 스트레스의 량에 따라 셀의 문턱 전압이 변하게 되고, 심한 경우 플래시 메모리 셀에 저장된 데이터 값이 변하여 소자의 신뢰성이 저하되는 문제점이 발생된다.
The flash memory array consists of approximately 1024 blocks, and if each block is subjected to 10,000 to 100,000 erase operations, the amount of stress generated in the flash memory cells is significant, which affects the data stored in the cells. . As a result, even when the erase operation is not performed, the threshold voltage of the cell is changed according to the amount of stress generated by the well bias applied at a high voltage, and in a severe case, the data value stored in the flash memory cell is changed so that the reliability of the device is deteriorated. The problem arises.

따라서, 본 발명은 상기의 문제점을 해결하기 위하여 소거 동작 시 트리플 n-웰 및 p-웰에 인가되는 웰 바이어스와 소거 동작이 이루어질 블록의 플래시 메모리 셀의 워드 라인에 인가되는 전압을 소정의 전위만큼 감소시켜, 웰과 워드 라인간의 소거 전압을 유지하면서 웰에 인가되는 웰 바이어스를 0V에 근접한 전압으로 인가함으로써 소거 동작이 실시되지 않는 블록의 플래시 메모리 셀에 웰 바이어스로 인한 스트레스가 발생되는 것을 방지하여 데이터 저장 특성을 향상시키고, 소자의 신뢰성을 향상시킬 수 있는 플래시 메모리 셀의 데이터 소거 방법을 제공하는데 그 목적이 있다.
Accordingly, in order to solve the above problem, the present invention provides a well bias applied to triple n-well and p-well during an erase operation, and a voltage applied to a word line of a flash memory cell of a block in which an erase operation is to be performed by a predetermined potential. By reducing the erase voltage between the well and the word line, a well bias applied to the well is applied at a voltage close to 0 V to prevent stress caused by the well bias in the flash memory cell of the block in which the erase operation is not performed. An object of the present invention is to provide a data erasing method of a flash memory cell that can improve data storage characteristics and improve device reliability.

본 발명에 따른 플래시 메모리 셀의 데이터 소거 방법은 트리플 웰 구조에 형성된 플래시 메모리 셀 어레이가 NAND 어레이 구조로 이루어지고 NAND 어레이 구조는 다수의 블록으로 나누어지며 소거 동작 시 블록 단위로 소거 동작을 실시하는 플래시 메모리 셀의 데이터 소거 방법에 있어서, 소거 동작 시 소거 동작이 이루어지는데 필요한 트리플 웰 및 워드 라인간의 전압차를 유지하면서 트리플 웰에 인가되는 웰 바이어스 및 워드 라인 바이어스를 소정의 전위만큼씩 감소시켜 웰 바이어스가 접지 전압에 근접한 전압으로 인가되도록 함으로써, 소거 동작이 실시되지 않는 블록의 플래시 메모리 셀에 웰 바이어스로 인한 스트레스가 발생되는 것을 방지하면서 특정 블록의 플래시 메모리 셀을 소거하는 것을 특징으로 한다. In the data erasing method of a flash memory cell according to the present invention, a flash memory cell array formed in a triple well structure includes a NAND array structure, the NAND array structure is divided into a plurality of blocks, and a flash unit performs an erase operation in units of blocks during an erase operation. In the data erasing method of a memory cell, a well bias and a word line bias applied to a triple well are reduced by a predetermined potential while maintaining a voltage difference between a triple well and a word line required for an erase operation during an erase operation. Is applied to a voltage close to the ground voltage, thereby erasing a flash memory cell of a specific block while preventing stress caused by a well bias in the flash memory cell of the block in which the erase operation is not performed.

상기에서, 전압차는 약 20V이며, 이때 웰 바이어스는 10V로 인가하고, 워드 라인 바이어스는 -10V로 인가한다. 한편, 소거 동작이 실시되지 않는 블록의 플래시 메모리 셀의 워드 라인은 플로팅 상태로 만든다.
In the above, the voltage difference is about 20V, wherein the well bias is applied at 10V, and the word line bias is applied at -10V. On the other hand, the word line of the flash memory cell of the block in which the erase operation is not performed is made into a floating state.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 더 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention in more detail.

도 2는 본 발명에 따른 플래시 메모리 셀의 데이터 소거 방법을 설명하기 위한 소자의 단면도이다. 플래시 메모리 셀의 구조와 배열은 종래의 것과 동일하므 로, 동일한 구성 요소에 대해서는 동일한 도면 부호를 부여하기로 한다. 2 is a cross-sectional view of a device for explaining a data erasing method of a flash memory cell according to the present invention. Since the structure and arrangement of the flash memory cells are the same as in the related art, the same reference numerals will be given to the same components.

도 2를 참조하면, 종래와 마찬가지로, 다수의 플래시 메모리 셀(C11 내지 C2n)들이 NAND 어레이(표현되지 않음)로 이루어진 플래시 메모리 셀 어레이에서, 플래시 메모리 셀 어레이는 소거 동작을 실시하기 위하여 선택된 블록과 소거 동작이 이루어지지 않는 선택되지 않은 블록으로 이루어져 소거 동작이 블록별로 이루어진다. Referring to FIG. 2, as in the prior art, in a flash memory cell array in which a plurality of flash memory cells C 11 to C 2n are NAND arrays (not represented), the flash memory cell array is selected to perform an erase operation. The erase operation is performed block-by-block, which consists of a block and an unselected block in which an erase operation is not performed.

각각의 모든 플래시 메모리 셀(C11 내지 C2n)들은 트리플 웰 구조에 형성된다. 즉, 기판(11)에는 트리플 n-웰(12)이 형성되고, 트리플 n-웰(12)에는 p-웰(13)이 형성되며, p-웰(13)에 플래시 메모리 셀(C11 내지 C2n)들이 형성된다. 각 블록의 셀 끝단에는 스위칭 수단(S11, S12, S21 및 S22)이 구비되며, 비트 라인(16)은 플러그(15)를 통하여 스위칭 수단(S12 및 S22)에 접속된다. 비트 라인(16)과 각각의 플래시 메모리 셀(C11 내지 C2n)은 층간 절연막(14)에 의해 전기적으로 분리된다. Each of all flash memory cells C 11 to C 2n is formed in a triple well structure. That is, the triple n-well 12 is formed in the substrate 11, the p-well 13 is formed in the triple n-well 12, and the flash memory cells C 11 through the p-well 13 are formed. C 2n ) are formed. Switching means S11, S12, S21 and S22 are provided at the cell end of each block, and the bit line 16 is connected to the switching means S12 and S22 via a plug 15. The bit line 16 and each flash memory cell C 11 to C 2n are electrically separated by an interlayer insulating film 14.

종래에는 선택된 블록의 플래시 메모리 셀(C11 내지 C1n)에 저장된 데이터를 소거하기 위하여, 선택된 블록의 셀(C11 내지 C1n)의 워드 라인에 접지 전압(0V)을 인가하고, 셀(C11 내지 C1n)이 형성된 트리플 n-웰(12) 및 p-웰(13)에는 인가되는 웰 바이어스(20V)를 인가한다. Conventionally, in order to erase data stored in flash memory cells C 11 to C 1n of a selected block, a ground voltage 0V is applied to a word line of cells C 11 to C 1n of a selected block, and cell C has 11 to C 1n) triple n- well 12 and the p- well 13 is formed is applied to the well bias (20V) is applied.

하지만, 본 발명에서는 워드 라인 바이어스 및 웰 바이어스의 전압차를 유지하면서 소정의 전위만큼씩 상승시킨 전압을 워드 라인 바이어스와 웰 바이어스로 인가한다. 예로써, 선택된 블록의 셀(C11 내지 C1n)의 워드 라인에는 워드 라인 바이어스로 -10V를 인가하고, 셀(C11 내지 C1n)이 형성된 트리플 n-웰(12) 및 p-웰(13)에는 10V의 웰 바이어스를 인가한다. 이때, 선택되지 않은 블록의 플래시 메모리 셀(C11 내지 C1n)의 워드 라인은 플로팅 상태로 만들어 소거 동작이 이루어지지 않게 한다. However, in the present invention, the voltage increased by the predetermined potential is applied as the word line bias and the well bias while maintaining the voltage difference between the word line bias and the well bias. For example, a triple n-well 12 and a p-well in which -10V is applied to a word line of a cell C 11 to C 1n of a selected block with a word line bias, and the cells C 11 to C 1n are formed. The well bias of 10V is applied to 13). At this time, the word lines of the flash memory cells C 11 to C 1n of the unselected blocks are made into a floating state so that an erase operation is not performed.

선택된 블록의 플래시 메모리 셀(C11 내지 C1n)에 상기의 조건으로 워드 라인 바이어스 및 웰 바이어스가 인가되면, 워드 라인과 웰 바이어스의 전압차(20V)에 의하여 셀의 플로팅 게이트에 트랩된 전자가 터널 산화막을 통하여 p-웰(13)로 방출된다. 이로써, 플래시 메모리 셀(C11 내지 C1n)의 문턱 전압은 낮아지고, 소거 동작이 완료된다. When the word line bias and the well bias are applied to the flash memory cells C 11 to C 1n of the selected block under the above conditions, electrons trapped in the floating gate of the cell are induced by the voltage difference 20V between the word line and the well bias. It is emitted to the p-well 13 through the tunnel oxide film. As a result, the threshold voltages of the flash memory cells C 11 to C 1n are lowered, and the erase operation is completed.

상기에서와 같이, 워드 라인 바이어스 및 웰 바이어스의 전압차를 유지하면서 소거 동작을 위하여 트리플 n-웰(12) 및 p-웰(13)에 소거를 위한 웰 바이어스를 종래보다 낮은 10V로 인가하므로, 소거 동작이 이루어지지 않는 플래시 메모리 셀(C21 내지 C2n)의 스트레스를 줄여준다. As described above, since the well bias for erasing is applied to the triple n-well 12 and the p-well 13 for the erase operation while maintaining the voltage difference between the word line bias and the well bias at a lower 10V than before, The stress of the flash memory cells C 21 to C 2n in which the erase operation is not performed is reduced.

이때, 웰 바이어스는 공정 조건이나 인가되는 동작 전압에 따라 그 전위를 조절할 수 있으며, 접지 전압(0V)에 근접한 전압이 인가될수록 소거 동작이 이루어지지 않는 플래시 메모리 셀에 발생되는 스트레스를 더욱 더 줄일 수 있다.
In this case, the well bias may be adjusted according to a process condition or an applied operating voltage, and as the voltage near the ground voltage (0 V) is applied, the stress generated in the flash memory cell in which the erase operation is not performed may be further reduced. have.

상술한 바와 같이, 본 발명은 소거 동작을 위하여 인가되는 웰 바이어스 및 워드 라인 바이어스를 동일하게 감소시켜 웰 바이어스를 접지 전압에 보다 근접한 전압으로 인가함으로써 소거 동작이 실시되지 않는 셀에 가해지는 스트레스를 감소시켜 데이터 저장 특성을 향상시키고 소자의 신뢰성을 향상시킨다.

As described above, the present invention reduces the stress applied to the cell in which the erase operation is not performed by applying the well bias to a voltage closer to the ground voltage by equally reducing the well bias and word line bias applied for the erase operation. This improves data storage characteristics and improves device reliability.

Claims (8)

트리플 웰 구조에 형성된 플래시 메모리 셀 어레이가 NAND 어레이 구조로 이루어지고, 상기 NAND 어레이 구조는 다수의 블록으로 나누어지며, 소거 동작 시 블록 단위로 소거 동작을 실시하는 플래시 메모리 셀의 데이터 소거 방법에 있어서,A flash memory cell array formed in a triple well structure includes a NAND array structure, wherein the NAND array structure is divided into a plurality of blocks, and in the erase operation, a data erase method of a flash memory cell performing an erase operation in units of blocks. 상기 워드라인에 음전위의 워드라인 바이어스를 인가하고 트리플 웰에 양전위의 웰 바이어스를 인가하되, 상기 트리플 웰 및 상기 워드 라인간의 전압차를 메모리 셀에서 FN 터널링 현상이 발생될 수 있는 범위로 유지하면서 상기 워드라인 바이어스가 접지 전압보다 낮아진 정도에 비례하도록 상기 웰 비이어스도 상기 접지 전압에 근접하는 낮은 레벨로 인가하여 상기 메모리 셀에 저장된 데이터를 소거하는 플래시 메모리 셀의 데이터 소거 방법. A negative potential word line bias is applied to the word line and a positive potential well bias is applied to the triple well, while maintaining a voltage difference between the triple well and the word line in a range where an FN tunneling phenomenon may occur in a memory cell. And erasing data stored in the memory cell by applying the well bias to a low level close to the ground voltage such that the word line bias is proportional to a lower level than the ground voltage. 제 1 항에 있어서,The method of claim 1, 상기 전압차는 20V인 것을 특징으로 하는 플래시 메모리 셀의 데이터 소거 방법.And said voltage difference is 20V. 제 1 항에 있어서,The method of claim 1, 상기 웰 바이어스는 10V로 인가하고, 상기 워드 라인 바이어스는 -10V로 인가하는 것을 특징으로 하는 플래시 메모리 셀의 데이터 소거 방법.The well bias is applied at 10V, and the word line bias is applied at -10V. 제 1 항에 있어서,The method of claim 1, 상기 소거 동작이 실시되지 않는 블록의 플래시 메모리 셀의 워드 라인은 플로팅 상태인 것을 특징으로 하는 플래시 메모리 셀의 데이터 소거 방법.And a word line of a flash memory cell of a block in which the erase operation is not performed is in a floating state. 다수의 블록들을 포함하는 NAND 어레이 구조가 제공되는 단계; 및Providing a NAND array structure comprising a plurality of blocks; And 상기 블록들 중 선택된 블록에 포함되는 메모리 셀들과 연결되는 워드라인들에는 음전위의 워드라인 바이어스를 인가하고, 상기 블록들이 형성된 웰에는 양전위의 웰 바이어스를 인가하여 소거 동작을 실시하는 단계를 포함하는 플래시 메모리 셀의 데이터 소거 방법.Applying a word line bias of a negative potential to word lines connected to memory cells included in a selected one of the blocks, and performing an erase operation by applying a positive potential well bias to a well in which the blocks are formed; Method of data erasing of flash memory cells. 제 5 항에 있어서,The method of claim 5, wherein 상기 웰 바이어스가 p-웰로 인가되는 플래시 메모리 셀의 데이터 소거 방법.And erasing the well bias to a p-well. 제 5 항에 있어서,The method of claim 5, wherein 상기 웰 바이어스가 트리플 n-웰 및 p-웰로 인가되는 플래시 메모리 셀의 데이터 소거 방법.And the well bias is applied to triple n-well and p-well. 제 5 항에 있어서,The method of claim 5, wherein 상기 블록들 중 선택되지 않은 블록에 포함된 플래시 메모리 셀들의 워드 라인들은 플로팅 상태인 플래시 메모리 셀의 데이터 소거 방법.And word lines of flash memory cells included in an unselected block of the blocks are in a floating state.
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