KR100813535B1 - Apparatus for attenuating power noise of semiconductor integrated circuit - Google Patents

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Abstract

An apparatus for attenuating power noise of a semiconductor integrated circuit is provided to minimize DC voltage drop as attenuating noise due to resonance when metal resistance decreases. An internal circuit block receives a power supply voltage and a ground voltage. A decoupling capacitor is connected to an input part of the power supply voltage of the internal circuit block. A variable resistor part(R) is connected between the other end of the decoupling capacitor and the ground voltage, and has variable resistance to reduce resonance noise in correspondence to the power supply voltage or the ground voltage supplied to the internal circuit block, in order to minimize voltage level difference between the power supply voltage or the ground voltage and a power supply voltage or a ground voltage inputted to the internal circuit block.

Description

반도체 집적 회로의 전원 노이즈 감쇄 장치{Apparatus for Attenuating Power Noise of Semiconductor Integrated Circuit}Apparatus for Attenuating Power Noise of Semiconductor Integrated Circuit

도 1은 종래 전원 노이즈 감쇄 장치의 회로도,1 is a circuit diagram of a conventional power supply noise reduction device;

도 2는 본 발명의 일 실시예에 따른 전원 노이즈 감쇄 장치의 회로도,2 is a circuit diagram of a power supply noise reduction device according to an embodiment of the present invention;

도 3은 도 2의 A 블록의 일 실시예를 나타낸 회로도, 및3 is a circuit diagram illustrating an embodiment of the A block of FIG. 2, and

도 4는 도 2의 A 블록의 다른 실시예를 나타낸 회로도이다.4 is a circuit diagram illustrating another embodiment of the A block of FIG. 2.

< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>

R : 가변 저항부 10 : 가변 저항 조절 로직R: variable resistor section 10: variable resistor adjustment logic

본 발명은 반도체 집적 회로에 관한 것으로, 보다 자세하게는 공진으로 인한 전원 노이즈를 감쇄시키기 위한 반도체 집적 회로의 전원 노이즈 감쇄 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit, and more particularly, to an apparatus for reducing power supply noise of a semiconductor integrated circuit for attenuating power supply noise due to resonance.

최근 전자기기 시스템의 고기능, 고속 동작에 대응하기 위해, 반도체 집적회로가 복잡해지고 또한 회로의 동작 속도도 빨라지고 있다. 반도체 소자를 구성하는 회로가 복잡해짐에 따라 기생 커패시턴스, 기생 인덕턴스, 기생 저항등이 증가하고 있고, 그로 인하여 반도체 소자의 내부 회로 블록으로 안정된 전원전압을 공급하기 위한 전원전압 배선의 노이즈 대책이 중요한 문제로 대두된다.In recent years, in order to cope with high-performance and high-speed operation of electronic systems, semiconductor integrated circuits have become complicated and the operation speed of circuits has also increased. Parasitic capacitance, parasitic inductance, parasitic resistance, etc. are increasing as the circuits of semiconductor devices become more complicated. Therefore, noise countermeasures for power supply wiring for supplying stable power supply voltage to internal circuit blocks of semiconductor devices are important. To emerge.

종래에 알려져 있는 전원전압 배선의 노이즈 대책 중의 하나는 전원전압 배선과 내부회로 사이에 디커플링 커패시터를 설치하여, 커패시터를 일시적인 전류의 소스로 이용하는 것이다. 즉, 내부회로의 클럭이 어떤 한 상태로부터 다른 상태로 변화할 때 필요로 하는 순간적인 거대 전류를 디커플링 커패시터에서 내부회로에 공급함으로써, 파워 서플라이로부터 내부회로로의 급격한 전류의 흐름을 방지하여, 전원전압 배선에 의해 유기되는 노이즈 및 전압강하를 방지하는 것이다.One of the known noise countermeasures for power supply voltage wiring is to provide a decoupling capacitor between the power supply voltage wiring and the internal circuit, and use the capacitor as a temporary source of current. In other words, by supplying the instantaneous huge current required when the clock of the internal circuit changes from one state to another state from the decoupling capacitor to the internal circuit, to prevent the rapid flow of current from the power supply to the internal circuit, This is to prevent noise and voltage drop induced by the voltage wiring.

도 1은 종래 전원 노이즈 감쇄 장치의 회로도로서, 칩 외부로부터 칩 내부 회로까지의 전원 공급 경로 상에 형성되는 기생 파라미터들을 보여주기 위한 등가 모델이다.FIG. 1 is a circuit diagram of a conventional power supply noise reduction device, which is an equivalent model for showing parasitic parameters formed on a power supply path from an outside of a chip to an internal circuit of a chip.

도 1을 참조하여 기생 파라미터들을 살펴 보면, 전원 공급 패드(VDD Pad, VSS Pad)를 기준으로 좌측에는 반도체 패키지의 기생 인덕턴스(Lpkg)와 기생 커패시턴스(Cpkg)가 있고, 우측 전원 공급 패드(VDD Pad, VSS Pad)로부터 내부 회로블록까지의 전원 공급 경로 상에는 메탈 저항(Rdie) 및 전원단과 접지단 사이에 구현되는 디커플링 커패시터(Cde_cap)의 기생 저항(Rde_cap)이 존재한다.Referring to FIG. 1, parasitic inductance (Lpkg) and parasitic capacitance (Cpkg) of the semiconductor package are on the left side of the power supply pads (VDD Pad and VSS Pad), and the right power supply pad (VDD Pad) is shown on the left side. On the power supply path from the VSS pad to the internal circuit block, there is a metal resistor Rdie and a parasitic resistance Rde_cap of the decoupling capacitor Cde_cap implemented between the power supply terminal and the ground terminal.

종래 반도체 메모리의 경우, 공진으로 인한 전원 노이즈 보다는 상대적으로 매우 큰 값의 상기 메탈 저항(Rdie)으로 인한 DC 노이즈(Static IR Drop)가 지배적이었다. 따라서, 종래에는 전원이 불안정하면 메탈을 보강하여 저항(Rdie) 값을 가능한 작게 하고자 하는 노력을 하였다.In the case of the conventional semiconductor memory, DC noise (Static IR Drop) due to the metal resistance (Rdie) of a relatively large value dominated rather than power supply noise due to resonance. Therefore, in the past, when the power source is unstable, efforts have been made to make the resistance (Rdie) value as small as possible by reinforcing the metal.

그러나, 메탈 저항(Rdie) 값이 점점 작아지게 되면, 공진으로 인한 잡음이 치명적인 영향을 미칠 수 있으며, IO 전원의 경우 패드(VDD Pad, VSS Pad)에서 회로블록까지의 거리가 매우 가깝기 때문에 메탈 저항(Rdie)이 작아 공진의 영향이 크게 나타날 수 있다.However, as the value of the metal resistor (Rdie) becomes smaller and smaller, the noise due to resonance may have a fatal effect, and in the case of IO power, the metal resistor is very close to the distance from the pad (VDD Pad, VSS Pad) to the circuit block. (Rdie) is small, the effect of resonance can be large.

뿐만 아니라, PLL(Phase Locked Loop)을 비롯한 새로운 회로 블록들은 전원 노이즈에 매우 취약하므로, 메탈 저항을 특별히 작게 설계하기 때문에 공진이 중요하게 부각될 것이며, 이에 따라 공진으로 인한 전원 노이즈를 감쇄시키는 방법이 반드시 필요할 것으로 예상된다.In addition, new circuit blocks, including phase locked loops (PLLs), are very vulnerable to power supply noise, so resonance is important because of the specially designed metal resistance, and thus a method of attenuating power supply noise due to resonance is needed. It is expected to be necessary.

따라서, 본 발명은 상기와 같은 종래 기술의 제반 단점과 문제점을 해결하기 위한 것으로, 메탈 저항이 점점 작아지는 경우 치명적인 영향을 미칠 수 있는 공진으로 인한 노이즈를 감쇄시키고, DC 전압 강하를 최소화할 수 있도록 하는 반도체 집적 회로의 전원 노이즈 감쇄 장치를 제공함에 본 발명의 목적이 있다.Accordingly, the present invention is to solve the above-mentioned disadvantages and problems of the prior art, to attenuate noise due to resonance, which can have a fatal effect when the metal resistance is getting smaller, and to minimize the DC voltage drop It is an object of the present invention to provide a power supply noise attenuation apparatus of a semiconductor integrated circuit.

상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 반도체 집적 회로의 전원 노이즈 감쇄 장치는 전원 전압 및 접지 전압을 공급받는 내부 회로 블록; 상기 내부 회로 블록의 상기 전원 전압의 입력부와 일단이 연결되는 디커플링 캐패시터; 및 상기 디커플링 커패시터의 타단과 상기 접지 전압의 입력부 사이에 연결되어, 상기 전원 전압 또는 상기 접지 전원과 상기 내부 회로 블록으로 인입되는 전원 전압 또는 접지 전원 사이의 전압 레벨차가 최소가 되도록, 상기 내부 회로 블록에 공급되는 전원 전압 또는 접지 전압에 대응하여 공진 노이즈를 감소시키는 저항 값이 가변되는 가변 저항부를 구비한다.In order to achieve the above object of the present invention, the power supply noise attenuation apparatus of the semiconductor integrated circuit of the present invention includes an internal circuit block for receiving a power supply voltage and a ground voltage; A decoupling capacitor having one end connected to an input of the power supply voltage of the internal circuit block; And an internal circuit block connected between the other end of the decoupling capacitor and the input portion of the ground voltage such that a voltage level difference between the power supply voltage or the ground power supply and the ground power supply or the ground power supply to the internal circuit block is minimized. And a variable resistor having a variable resistance value for reducing resonance noise in response to a power supply voltage or a ground voltage supplied thereto.

본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용 효과에 관한 자세한 사항은 본 발명의 명세서에 첨부된 도면에 의거한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.Details of the above object and technical configuration of the present invention and the resulting effects thereof will be more clearly understood from the following detailed description based on the accompanying drawings.

먼저, 도 2는 본 발명의 일 실시예에 따른 전원 노이즈 감쇄 장치의 회로도이다.First, FIG. 2 is a circuit diagram of a power supply noise reduction apparatus according to an embodiment of the present invention.

도시된 바와 같이, 본 발명의 전원 노이즈 감쇄 장치는 회로 블록과, 전원(VDD) 라인 및 접지(VSS) 라인을 통해 상기 회로 블록으로 전원전압을 공급하기 위해 상기 회로 블록과 전기적으로 접속되는 전원전압 공급 패드(VDD Pad) 및 접지전압 공급 패드(VSS Pad)와, 상기 회로 블록과 병렬 접속되며, 상기 회로 블록과 전원전압 공급 패드(VDD Pad)를 연결하는 전원(VDD) 라인에 연결되는 디커플링 커패시터(Cde-cap) 및 가변 저항부(R)를 포함한다.As shown, the power supply noise reduction device of the present invention is a power supply voltage electrically connected to the circuit block for supplying a power supply voltage to the circuit block through a circuit block and a power supply (VDD) line and a ground (VSS) line. Decoupling capacitor connected in parallel with a supply pad (VDD Pad) and a ground voltage supply pad (VSS Pad) and the circuit block, and connected to a power supply (VDD) line connecting the circuit block and the power supply voltage supply pad (VDD Pad). (Cde-cap) and the variable resistor (R).

회로 블록이 있는 위치에서의 전압의 값은 동일 위치에서의 임피던스 값과 회로가 소모하는 동작 전류의 곱으로 표현할 수 있으므로, 회로가 소모하는 전류가 정해져 있다면 결국 전압의 변동폭은 임피던스 값의 크기에 비례하며, 디커플링 커패시터(Cde-cap)의 기생 저항(Rde-cap) 값이 커질수록 공진에서의 임피던스 값은 작아진다.The value of the voltage at the location of the circuit block can be expressed as the product of the impedance at the same location and the operating current consumed by the circuit. Therefore, if the current consumed by the circuit is determined, the variation of the voltage is proportional to the magnitude of the impedance value. In addition, as the parasitic resistance Rde-cap of the decoupling capacitor Cde-cap increases, the impedance value at resonance decreases.

이러한 결과는 기생 저항(Rde-cap) 값이 클수록 공진에서의 손실이 커지기 때문에 나타나는 현상이며, 메탈 저항(Rdie) 값이 큰 경우에도 유사한 결과를 얻을 수 있게 되지만, 메탈 저항(Rdie) 값이 커지면 DC 전류에 의한 전압 강하가 커지게 되므로 바람직하지 않다.This is because the larger the parasitic resistance (Rde-cap) value, the greater the loss in resonance. A similar result can be obtained when the metal resistance (Rdie) value is large, but when the metal resistance (Rdie) value is larger It is not preferable because the voltage drop caused by the DC current becomes large.

따라서, 본 발명에서는 디커플링 커패시터(Cde-cap)에 직렬 가변 저항부(R)를 연결하여, 디커플링 커패시터(Cde-cap)의 기생 저항(Rde-cap) 값이 커질때와 마찬가지로 공진에서의 임피던스 값을 감소시켜, 공진으로 인한 전압 강하를 제한한다.Therefore, in the present invention, by connecting the series variable resistor R to the decoupling capacitor Cde-cap, the impedance value at resonance is the same as when the parasitic resistance Rde-cap of the decoupling capacitor Cde-cap is increased. By reducing the voltage drop due to resonance.

가변 저항부(R)는 상기 디커플링 커패시터(Cde-cap)와 접지(VSS) 라인을 연결하며, 상기 전원전압 공급 패드(VDD Pad)로 공급되는 전원과 상기 회로 블록으로 인입되는 전원 간 레벨 차이가 최소가 되도록 저항 값을 가변시켜 사용할 수 있도록 구성되며, 도 3 및 도 4에 도 2의 A 블록의 실시예를 나타내었다.The variable resistor unit R connects the decoupling capacitor Cde-cap and the ground VSS line, and a level difference between the power supplied to the power supply VDD pad and the power introduced into the circuit block is different. It is configured to be used by varying the resistance value to the minimum, Figure 3 and Figure 4 shows an embodiment of the A block of FIG.

도 3은 각각 디커플링 커패시터(Cde-cap)와 직렬 연결되며 고정 저항값을 갖는 복수의 저항 소자(R1~R4)로 구현한 것으로, 스위치 온/오프를 통해 가변 저항부(R)의 저항값을 가변시킬 수 있다. 이때, 상기 각 저항 소자(R1~R4)는 서로 다른 저항값을 갖는 것을 사용하여, 전압 강하를 최소화할 수 있는 저항 소자를 선택할 수 있도록 하는 것이 바람직할 것이다.3 is implemented by a plurality of resistors R1 to R4 connected in series with the decoupling capacitor Cde-cap and having a fixed resistance value. The resistance value of the variable resistor R is switched on and off. Can be varied. In this case, each of the resistors R1 to R4 may have a different resistance value, so that the resistors capable of minimizing the voltage drop may be selected.

그리고, 도 4는 디커플링 커패시터(Cde-cap)에 복수의 엔모스 트랜지스터(T1~T4)를 연결하고, 복수의 엔모스 트랜지스터(T1~T3)의 게이트에 외부의 가변 저항 조절 로직(10)으로부터 출력되는 온/오프 제어 신호(a1, a2, a3)를 입력하여 상기 온/오프 제어 신호(a1, a2, a3)의 레벨에 따라 각 트랜지스터가 턴온/턴오프 되도록 한 구조이다.4 shows a plurality of NMOS transistors T1 to T4 connected to a decoupling capacitor Cde-cap, and is connected to the gates of the NMOS transistors T1 to T3 from an external variable resistance control logic 10. The transistors are turned on / off according to the level of the on / off control signals a1, a2, a3 by inputting the output on / off control signals a1, a2, a3.

이때, 상기 온/오프 제어 신호(a1, a2, a3)의 레벨이 모두 로우 레벨인 경우 상기 디커플링 커패시터(Cde-cap)와 접지 라인 간의 연결이 해제되므로, 마지막 엔모스 트랜지스터(T4)의 게이트로는 전원전압이 인가되도록 하였다.In this case, when the levels of the on / off control signals a1, a2, and a3 are all low, the connection between the decoupling capacitor Cde-cap and the ground line is released, and thus, the gate of the last NMOS transistor T4 is used. The power supply voltage was applied.

한편, 상기 가변 저항 조절 로직(10)은 상기 디커플링 커패시터(Cde-cap)에 연결되어 있는 각 트랜지스터들(T1, T2, T3)을 턴온 또는 턴오프시키기 위한 온/오프 제어 신호(a1, a2, a3)를 출력하는 로직으로서, 트레이닝 과정에서 외부로부터의 커맨드 신호(COMMAND)에 의해 인에이블되어 각 제어 신호(a1, a2, a3)가 가질 수 있는 논리 레벨의 조합을 출력하여 노이즈가 가장 작은 조합을 선택할 수 있도록 하며, 선택된 조합의 제어 신호(a1, a2, a3)를 상기 각 트랜지스터들(T1, T2, T3)의 게이트로 입력한다.Meanwhile, the variable resistance adjustment logic 10 may turn on / off control signals a1, a2, and the like to turn on or off the transistors T1, T2, and T3 connected to the decoupling capacitor Cde-cap. A logic for outputting a3), which is enabled by an external command signal COMMAND during a training process, and outputs a combination of logic levels that each control signal a1, a2, a3 can have, and has the smallest noise. The control signal a1, a2, a3 of the selected combination is input to the gates of the transistors T1, T2, and T3.

본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.As those skilled in the art to which the present invention pertains may implement the present invention in other specific forms without changing the technical spirit or essential features, the embodiments described above should be understood as illustrative and not restrictive in all aspects. Should be. The scope of the present invention is shown by the following claims rather than the detailed description, and all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included in the scope of the present invention. do.

따라서, 본 발명의 반도체 집적 회로의 전원 노이즈 감쇄 장치에 의하면, 향 후 전원 노이즈의 중요성이 점차 부각되면서 메탈 저항 값이 줄어들어 공진으로 인한 문제가 이슈가 되는 경우 공진으로 인한 전원 노이즈를 감쇄시킬 수 있게 되며, 이에 따라 저전압 고속 동작 반도체 메모리의 전원 안정화에 기여할 수 있을 것으로 기대된다.Therefore, according to the power supply noise attenuation apparatus of the semiconductor integrated circuit of the present invention, when the importance of the power supply noise is gradually emphasized, the metal resistance value is reduced, so that the power supply noise due to resonance can be attenuated. Accordingly, it is expected to contribute to the stabilization of the power supply of the low voltage high speed operation semiconductor memory.

Claims (6)

전원 전압 및 접지 전압을 공급받는 내부 회로 블록;Internal circuit blocks receiving a supply voltage and a ground voltage; 상기 내부 회로 블록의 상기 전원 전압의 입력부와 일단이 연결되는 디커플링 캐패시터; 및A decoupling capacitor having one end connected to an input of the power supply voltage of the internal circuit block; And 상기 디커플링 커패시터의 타단과 상기 접지 전압의 입력부 사이에 연결되어, 상기 전원 전압 또는 상기 접지 전원과 상기 내부 회로 블록으로 인입되는 전원 전압 또는 접지 전원 사이의 전압 레벨차가 최소가 되도록, 상기 내부 회로 블록에 공급되는 전원 전압 또는 접지 전압에 대응하여 공진 노이즈를 감소시키는 저항 값이 가변되는 가변 저항부를 구비하는 것을 특징으로 하는 반도체 집적 회로의 전원 노이즈 감쇄 장치.A connection between the other end of the decoupling capacitor and an input of the ground voltage, such that the voltage level difference between the power supply voltage or the ground power supply and the ground voltage or ground power supply to the internal circuit block is minimized. And a variable resistor unit having a variable resistor for reducing resonance noise in response to a supplied power voltage or ground voltage. 제1항에 있어서,The method of claim 1, 상기 가변 저항부는,The variable resistor unit, 상기 병렬로 연결된 복수의 저항 소자, 및A plurality of resistance elements connected in parallel, and 상기 복수의 저항 소자를 선택하는 스위칭 소자를 포함하는 것을 특징으로 하는 반도체 집적 회로의 전원 노이즈 감쇄 장치.And a switching element for selecting the plurality of resistance elements. 제2항에 있어서,The method of claim 2, 상기 스위칭 소자는 상기 복수의 저항 소자와 상기 접지 전압의 입력부 사이에 각각 연결되는 것을 특징으로 하는 반도체 집적 회로의 전원 노이즈 감쇄 장치.And the switching elements are connected between the plurality of resistor elements and the input portion of the ground voltage, respectively. 제2항 또는 제3항에 있어서,The method according to claim 2 or 3, 상기 각 저항 소자는 서로 다른 저항 값을 갖는 것을 특징으로 하는 반도체 집적 회로의 전원 노이즈 감쇄 장치.Each of the resistance elements has a different resistance value, the power supply noise reduction device of a semiconductor integrated circuit. 제2항에 있어서, The method of claim 2, 상기 복수의 저항 소자는, The plurality of resistance elements, 드레인단이 상기 디커플링 커패시터에 연결되고, 소스단이 상기 접지 라인으로 연결되는 복수의 엔모스 트랜지스터; 및A plurality of NMOS transistors having a drain terminal connected to the decoupling capacitor and a source terminal connected to the ground line; And 드레인단이 상기 디커플링 커패시터에 연결되고, 소스단이 상기 접지 라인으로 연결되며, 게이트단으로 전원전압이 인가되는 엔모스 트랜지스터;An NMOS transistor having a drain terminal connected to the decoupling capacitor, a source terminal connected to the ground line, and a power supply voltage applied to a gate terminal; 를 포함하는 것을 특징으로 하는 반도체 집적 회로의 전원 노이즈 감쇄 장치.Power supply noise attenuation apparatus of a semiconductor integrated circuit comprising a. 제5항에 있어서,The method of claim 5, 상기 스위칭 소자는 상기 복수의 엔모스 트랜지스터의 게이트 각각에 선택적으로 온/오프 제어 신호를 제공하는 가변 저항 조절 로직인 반도체 집적 회로의 전원 노이즈 감쇄 장치. The switching element is a power supply noise reduction device of a semiconductor integrated circuit is a variable resistance control logic for selectively providing an on / off control signal to each of the gate of the plurality of NMOS transistors.
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