KR100807501B1 - Fabricating method of semiconductor device - Google Patents

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유동재
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동부일렉트로닉스 주식회사
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Abstract

A method for fabricating a semiconductor device is provided to prevent additional doping due to scattering of high energy ions which occurs at corners of a photoresist in an ion implantation process of forming a well of a CMOS transistor. An isolation layer is formed on a semiconductor substrate(10), and then a photoresist(30) is formed on an upper surface of the isolation film. The photoresist is annealed at a high temperature to round corners of the photoresist. Ion implantation is performed on the substrate using the photoresist as a mask to form a well(15). The backing step is performed in a furnace at a temperature of 190 to 210 °C during 298 to 302 seconds under N2 atmosphere.

Description

반도체 소자의 제조방법{FABRICATING METHOD OF SEMICONDUCTOR DEVICE}Manufacturing Method of Semiconductor Device {FABRICATING METHOD OF SEMICONDUCTOR DEVICE}

도 1은 종래 웰 이온주입시 포토레지스트의 모서리에서 발생하는 이온의 스캐터링현상에 의해 추가 도핑되는 모습을 나타낸 단면도,1 is a cross-sectional view showing a state that is doped additionally by the scattering phenomenon of ions generated in the edge of the photoresist during conventional well ion implantation,

도 2a 내지 도 2c는 본 발명의 일실시예에 따른 반도체 소자의 제조과정과 웰 이온주입시 라운딩 처리된 포토레지스트에서의 이온주입 모습을 나타낸 단면도,2A to 2C are cross-sectional views illustrating a process of fabricating a semiconductor device and ion implantation in a rounded photoresist during well ion implantation according to an embodiment of the present invention;

도 3은 본 발명의 일실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정순서도.3 is a flowchart illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

10 : 반도체 기판 15 : 웰10 semiconductor substrate 15 well

20 : STI 30 : 포토레지스트20: STI 30: photoresist

40 : 게이트40: gate

본 발명은 반도체 소자의 제조방법에 관한 것으로서, 더욱 상세하게는 시모스 트랜지스터의 웰 형성을 위한 이온주입 공정에서 포토레지스트의 모서리 부분에서 발생하는 고에너지 이온의 스캐터링현상으로 인한 추가 도핑을 방지하기 위한 반도체 소자의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to prevent further doping due to the scattering phenomenon of high energy ions generated in the corner portion of the photoresist in the ion implantation process for forming the well of the CMOS transistor. A method for manufacturing a semiconductor device.

시모스(CMOS;Complementary Metal Oxide Semiconductor) 공정에서의 전반부공정(FEOL;Front end of the line)은 크게 세가지 공정으로 이루어지며, 소자분리막 형성(STI;Shallow Trench Isolation) 공정, 웰(Well) 형성 공정, 게이트(Gate) 형성 공정이 그것이다.The front end of the line (FEOL) in the Complementary Metal Oxide Semiconductor (CMOS) process is composed of three processes, a shallow trench isolation (STI) process, a well formation process, Gate forming process is that.

본 발명이 속하는 기술분야는 상기 공정중 웰 형성을 위한 이온주입 공정과 관련된다.The technical field to which the present invention pertains relates to an ion implantation process for well formation in the process.

반도체 소자의 제조 공정 중 이온 주입 공정은 확산 공정과 더불어 반도체 기판속으로 불순물(Dopant)을 주입하여 전기적 특성을 갖도록 하는 공정으로서, 이온 주입 공정이 도입되기 전의 불순물 주입은 대부분 확산 공정에 의하여 이루어졌으나, 소자가 고집적화·고밀도화 되어가는 현재는 주로 이온 주입 공정이 사용된다. 즉, 이온 주입은 이온의 양을 조절할 수 있고 에너지에 의하여 이온 주입 깊이를 조절할 수 있어서 균일성 및 재현성이 뛰어나 양산 측면에서 유용하다.In the manufacturing process of the semiconductor device, the ion implantation process is a process of injecting impurities into the semiconductor substrate in addition to the diffusion process to have electrical characteristics. The impurity implantation before the ion implantation process is introduced is mostly performed by the diffusion process. At present, the ion implantation process is mainly used as the device is becoming highly integrated and denser. In other words, the ion implantation can adjust the amount of ions and the ion implantation depth by the energy, so that the uniformity and reproducibility are excellent, which is useful in terms of mass production.

이온 주입 공정중 웰 형성 공정은 시모스 기술에서 N 채널 트렌지스터와 P 채널 트랜지스터를 형성하기 위하여 실리콘 기판에 불순물을 국부적으로 주입하여 트랜지스터의 소스 영역과 드레인 영역간에 게이트에 인가된 전압에 따라 전도성 채널을 갖도록 기판의 성질을 변화시키는 공정을 말한다.In the ion implantation process, the well formation process locally implants impurities into a silicon substrate in order to form an N-channel transistor and a P-channel transistor so as to have a conductive channel according to a voltage applied to a gate between a source region and a drain region of the transistor. The process of changing the property of a board | substrate.

도 1은 종래 웰 이온주입시 포토레지스트의 모서리에서 발생하는 이온의 스캐터링현상에 의해 추가 도핑되는 모습을 나타낸 단면도이다.FIG. 1 is a cross-sectional view showing a state of being doped additionally by the scattering phenomenon of ions generated at the edges of a photoresist during conventional well ion implantation.

웰 모서리 근접 효과(Well edge proximity effect)는 웰(15) 형성시 마스 크(mask) 역할을 하는 포토레지스트(photoresist)(30)의 모서리 부분에서 이온 주입시 고에너지 이온의 스캐터링(scattering, 흩어짐현상)에 의해 발생하며, 반사된 이온들이 반도체 기판(10)에 추가적인 도핑이 이루어지는 것을 말한다.Well edge proximity effect is the scattering and scattering of high energy ions during ion implantation in the corners of the photoresist 30 which acts as a mask when forming the well 15. Phenomenon), and the reflected ions are referred to as additional doping to the semiconductor substrate 10.

이온주입 공정이 진행되는 동안에 이온은 웨이퍼에 수직으로 입사된다. 그러나 포토레지스트(30)의 프로파일이 이상적이지 않는 한, 어느 정도의 굴곡은 있게 되며, 이러한 경우 포토레지스트(30)의 표면에 입사한 이온이 굴곡에 의해 반사되어 추후 게이트(40)가 형성될 영역에까지 이온주입이 이루어지게 된다.During the ion implantation process, ions are incident perpendicularly to the wafer. However, as long as the profile of the photoresist 30 is not ideal, there will be some degree of curvature, in which case the ions incident on the surface of the photoresist 30 will be reflected by the curvature and the gate 40 will be formed later. Ion implantation is performed until.

만약 웰(15) 이온 소스와 채널의 소스가 같을 경우 결과적으로 게이트(40) 하단부의 이온농도를 증가시키게 된다. 이러한 추가적인 도핑현상에 의하여 게이트(40) 하단부의 공핍영역(depletion region)의 단위 면적당 전하량이 증가하고 이는 결국 문턱전압(Vth)을 증가시킨다. 문턱전압은 공핍영역의 단위 면적 당 전하량에 비례하기 때문이다.If the source of the well 15 and the channel are the same, the ion concentration at the bottom of the gate 40 is increased. This additional doping phenomenon increases the amount of charge per unit area of the depletion region at the bottom of the gate 40, which in turn increases the threshold voltage V th . This is because the threshold voltage is proportional to the amount of charge per unit area of the depletion region.

또한 문턱전압의 증가는 동일한 게이트전압이 인가될 시 드레인영역과 소스영역간 전위차의 감소를 가져오고, 이는 드레인 전류(Id)의 감소를 가져오게 된다.In addition, an increase in the threshold voltage causes a reduction in the potential difference between the drain region and the source region when the same gate voltage is applied, which leads to a decrease in the drain current I d .

상기한 현상은 소자의 성능과 신뢰성을 떨어뜨리는 문제가 있으며, 시모스 소자가 축소화(shrink)되어 가면서 더욱 큰 문제가 되고 있다.The above phenomenon has a problem of degrading the performance and reliability of the device, and as the CMOS device shrinks, it becomes a bigger problem.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 시모스 소자가 축소화되어 가면서 그 중요성이 증대하고 있는 웰 모서리 근접 효과(Well edge proximity effect)를 감소시켜 원치 않는 소자의 특성 변화를 줄여 반도체 소자의 성능 및 신뢰성을 향상시킬 수 있는 반도체 소자의 제조방법을 제공함을 목적으로 한다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and reduces the well edge proximity effect, which is increasing in importance as the CMOS device is reduced in size, thereby reducing changes in the characteristics of unwanted devices. An object of the present invention is to provide a method for manufacturing a semiconductor device that can improve the performance and reliability.

상술한 바와 같은 목적을 구현하기 위한 본 발명의 반도체 소자의 제조방법은, 반도체 기판 상에 소자 분리막을 형성하는 단계; 상기 소자 분리막 상면으로 포토레지스트를 형성하는 단계; 상기 포토레지스트의 모서리 부분을 라운딩 처리하기 위해 포토레지스트를 고온에서 열처리하는 베이킹 단계; 상기 포토레지스트를 마스크로 하여 웰을 형성하기 위한 이온주입 단계;를 포함하여 이루어짐으로써, 시모스 트랜지스터의 웰 형성을 위한 이온주입 공정에서 포토레지스트의 모서리 부분에서 발생하는 고에너지 이온의 스캐터링현상으로 인한 추가 도핑을 방지함을 특징으로 한다.A method of manufacturing a semiconductor device of the present invention for realizing the above object includes the steps of forming an isolation film on a semiconductor substrate; Forming a photoresist on an upper surface of the device isolation layer; Baking the photoresist at high temperature to round the corners of the photoresist; Ion implantation step of forming a well by using the photoresist as a mask; due to the scattering phenomenon of high energy ions generated at the corners of the photoresist in the ion implantation process for well formation of the CMOS transistor It is characterized by preventing further doping.

또한 상기 베이킹 단계는 N2 분위기에서 퍼니스(furnace) 장비로 190 ~ 210 ℃의 온도조건에서 298 ~ 302 초간 베이킹을 실시함을 특징으로 한다.(제1차 베이킹 단계)In addition, the baking step is characterized by performing a baking for 298 ~ 302 seconds at a temperature of 190 ~ 210 ℃ with a furnace (furnace) equipment in an N 2 atmosphere. (First baking step)

또한 상기 베이킹을 실시한 포토레지스트를 N2 분위기에서 급속열처리(RTP) 장비로 305 ~ 335 ℃의 온도조건에서 298 ~ 302 초간 추가로 베이킹을 실시함을 특징으로 한다.(제2차 베이킹 단계)In addition, the baking photoresist is subjected to additional baking for 298 ~ 302 seconds at a temperature condition of 305 ~ 335 ℃ in a rapid heat treatment (RTP) equipment in N 2 atmosphere. (Second baking step)

이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대한 구성 및 작용을 상세히 설명하면 다음과 같다.Hereinafter, the configuration and operation of the preferred embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2c는 본 발명의 일실시예에 따른 반도체 소자의 제조과정과 웰 이온주입시 라운딩 처리된 포토레지스트에서의 이온주입 모습을 나타낸 단면도이다. 2A to 2C are cross-sectional views illustrating a method of fabricating a semiconductor device and ion implantation in a rounded photoresist during well ion implantation according to an embodiment of the present invention.

도 2a는 반도체 기판(10)에 소자분리막(20)을 형성한 후 그 상면에 포토레지스트(30)를 형성한 단면도이다. 이때 포토레지스트(30)의 모서리 부분은 각져 있는 형태이다.FIG. 2A is a cross-sectional view of the photoresist 30 formed on the upper surface of the semiconductor device 10 after forming the device isolation film 20. At this time, the edge portion of the photoresist 30 is angled.

도 2b는 포토레지스트(30)를 고온에서 열처리하는 베이킹 공정후의 모습을 나타낸 단면도이다. 베이킹 공정후의 포토레지스트(30)의 모서리 부분은 고온 처리에 의해 모서리 외곽 부분이 안쪽으로 굳혀 지면서 라운딩 형상으로 변하게 된다.2B is a cross-sectional view showing a state after a baking process of heat treating the photoresist 30 at a high temperature. The edge portion of the photoresist 30 after the baking process is turned into a rounded shape while the edge outer portion is hardened inward by the high temperature treatment.

도 2c는 상기 라운딩 처리된 포토레지스트(30)의 형상에 의해 이온주입시 반도체 기판에의 추가 도핑현상이 방지되는 모습을 나타낸 단면도이다.FIG. 2C is a cross-sectional view illustrating a further doping phenomenon of the semiconductor substrate during ion implantation due to the shape of the rounded photoresist 30.

포토레지스트(30) 부분에 수직으로 입사되는 이온들은 라운딩 처리된 포토레지스트(30)에서 튕겨져 나가게 되므로 웰(15)에 주입되는 이온의 농도를 일정하게 유지할 수 있다.Since the ions vertically incident on the photoresist 30 are bounced out of the rounded photoresist 30, the concentration of ions injected into the well 15 may be kept constant.

도 3은 본 발명의 일실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정순서도이다.3 is a flowchart illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention.

반도체 기판(10) 상에 소자분리막(STI)(20)을 형성하는 공정은 종래의 공정과 동일하다. 즉, 반도체 기판(10) 상에 패드 산화막, 실리콘 질화막, 실리콘 산화 막을 순차적으로 형성한 후 사진/식각 공정을 진행하여 상기 실리콘 산화막, 실리콘 질화막, 패드산화막을 패터닝하여 마스크를 형성한다. 그후 상기 패터닝된 실리콘 산화막을 식각 마스크로 사용하여 반도체 기판(10)의 실리콘층을 건식식각하여 트렌치를 형성하고, 트렌치가 완전히 매립되도록 소자분리막(20)을 증착시킨다. 그후 실리콘 질화막을 연마정지층으로 사용하여 소자 분리막(20) 및 실리콘 산화막을 CMP공정으로 연마하고, 실리콘 질화막을 습식식각 공정에 의해 제거한다.(S 301)The process of forming the device isolation film (STI) 20 on the semiconductor substrate 10 is the same as the conventional process. That is, after the pad oxide film, the silicon nitride film, and the silicon oxide film are sequentially formed on the semiconductor substrate 10, a photo / etch process is performed to pattern the silicon oxide film, the silicon nitride film, and the pad oxide film to form a mask. Thereafter, using the patterned silicon oxide film as an etching mask, the silicon layer of the semiconductor substrate 10 is dry-etched to form a trench, and the device isolation layer 20 is deposited to completely fill the trench. Thereafter, using the silicon nitride film as the polishing stop layer, the device isolation film 20 and the silicon oxide film are polished by the CMP process, and the silicon nitride film is removed by the wet etching process (S 301).

그후 소자분리막(20) 상면에 포토레지스트(30)를 사진/식각공정에 의해 형성한다.(S 302)Thereafter, the photoresist 30 is formed on the top surface of the device isolation film 20 by a photo / etching process (S 302).

포토레지스트(30)는 웰(15) 형성을 위한 이온주입시 마스크의 역할을 하게 된다.The photoresist 30 serves as a mask during ion implantation for forming the well 15.

CMOS 트랜지스터 제조시 PMOS 기판의 경우 N형 불순물을 주입하는 카운터 도핑 방법에 의하여 N-웰을 형성하여 반도체 기판(10)의 성질을 변화시킨다. 이때 이온 주입되는 영역을 제외한 부분은 포토레지스트(30)가 마스크의 역할을 하여 이온주입을 차단하게 된다.In the manufacture of a CMOS transistor, in the case of a PMOS substrate, an N-well is formed by a counter-doping method of injecting N-type impurities to change the properties of the semiconductor substrate 10. In this case, the photoresist 30 serves as a mask to block the ion implantation except for the ion implanted region.

포토레지스트(30)의 모서리를 라운딩 처리할 경우 수직으로 입사하는 이온이 반사되더라도 입사각과 반사각은 같다는 원리에 의해 추가 도핑되는 현상을 막을 수 있다.When the corners of the photoresist 30 are rounded, additional doping may be prevented by the principle that the incident angle and the reflection angle are the same even if ions vertically incident are reflected.

포토레지스트(30)를 라운딩하기 위해서는 고온에서 포토레지스트(30)를 열처리하는 베이킹단계가 필요하다.In order to round the photoresist 30, a baking step of heat-treating the photoresist 30 at a high temperature is required.

상기 베이킹 단계는 이온주입 공정 진행전에 포토레지스트(30)를 열처리하는 하드 베이킹 단계로서, 바람직하게는 N2 분위기에서 퍼니스 장비로 190 ~ 210 ℃의 온도조건에서 298 ~ 302 초간 베이킹을 실시한다.(제1차 베이킹)(S 303)The baking step is a hard baking step of heat-treating the photoresist 30 prior to the ion implantation process, and preferably bake for 298 to 302 seconds at a temperature of 190 to 210 ° C. with a furnace equipment in an N 2 atmosphere. First Baking) (S 303)

일반적으로 하드 베이킹은 강하게 굽기라고 부르며, 반도체 기판(10) 표면에 포토레지스트(30)의 부착력을 개선시키고 포토레지스트(30) 용매를 증발시키기 위해서 필요한 공정이다. 또한 이온주입 공정을 위해서 포토레지스트(30)를 안정화시키는 역할을 한다.In general, hard baking is called hard baking, and is a process required to improve adhesion of the photoresist 30 to the surface of the semiconductor substrate 10 and to evaporate the photoresist 30 solvent. It also serves to stabilize the photoresist 30 for the ion implantation process.

일반적인 하드 베이킹의 온도조건은 약 120 ℃ 에서 140 ℃ 사이 이다. 아주 높은 온도에서 하드 베이킹이 이루어지게 되면 포토레지스트(30)를 흘러가게 하고 패턴의 변형을 유발시키기 때문에 적정한 온도를 유지하는 것이 중요하다.Typical temperature conditions for hard baking are between about 120 ° C and 140 ° C. Hard baking at a very high temperature causes the photoresist 30 to flow and deforms the pattern, so maintaining an appropriate temperature is important.

본 발명에서는 상기한 일반적인 하드 베이킹의 온도조건 보다 더 높은 190 ~ 210 ℃의 온도조건에서 298 ~ 302 초간 베이킹을 실시한다. 고온에서 하드 베이킹이 실시되지만 베이킹 시간을 상기한 바와 같이 실시함으로써 포토레지스트(30)의 모서리 부분의 라운딩이 가능하다.In the present invention, the baking is carried out for 298 to 302 seconds at a temperature of 190 ~ 210 ℃ higher than the temperature of the normal hard baking. Although hard baking is performed at high temperature, rounding of the corner part of the photoresist 30 is possible by performing baking time as mentioned above.

이후 추가적으로 N2 분위기에서 급속열처리 장비로 305 ~ 335 ℃의 온도조건에서 298 ~ 302 초간 베이킹을 실시한다.(제2차 베이킹)(S 304)Afterwards, additional baking is carried out for 298 ~ 302 seconds at a temperature condition of 305 ~ 335 ℃ with a rapid heat treatment equipment in N 2 atmosphere (secondary baking) (S 304).

제2차 베이킹 과정은 제1차 베이킹 과정에서 라운딩 처리된 포토레지스트(30)를 더욱 단단히 굳히는 공정이다.The second baking process is to more firmly solidify the photoresist 30 rounded in the first baking process.

이후 웰(15) 형성을 위한 이온주입 단계를 실시한다.(S 305)Thereafter, an ion implantation step for forming the well 15 is performed. (S 305)

상기한 바와 같이 포토레지스트(30)를 라운딩 처리함으로써 웰(15) 형성을 위한 이온주입 단계에서 요구되는 일정한 이온농도를 유지할 수 있게 되어, 문턱전압과 드레인 전류를 일정하게 유지할 수 있다.As described above, by rounding the photoresist 30, it is possible to maintain a constant ion concentration required in the ion implantation step for forming the well 15, thereby keeping the threshold voltage and the drain current constant.

이온주입 단계 이후의 반도체 소자의 제조 공정은 종래의 방식과 동일하다.The manufacturing process of the semiconductor device after the ion implantation step is the same as in the conventional method.

메탈 증착후 사진/식각 공정을 진행하여 게이트(40)를 형성하여 시모스 트랜지스터 소자를 제작하게 된다.After metal deposition, a photo / etch process is performed to form a gate 40 to fabricate a CMOS transistor device.

따라서 본 발명은 상기 도 3에 도시된 공정 단계중, S 303 및 S 304 단계가 핵심적인 내용이다.Accordingly, in the present invention, steps S 303 and S 304 are essential in the process steps illustrated in FIG. 3.

본 발명은 상기 실시예에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 아니하는 범위 내에서 다양하게 수정·변형되어 실시될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어서 자명한 것이므로, 본 발명의 베이킹 단계에서의 온도조건과 공정시간은 균등한 범위 내의 실시를 포함하는 것으로 해석되어야 할 것이다.It is apparent to those skilled in the art that the present invention is not limited to the above embodiments and can be practiced in various ways without departing from the technical spirit of the present invention. As such, the temperature conditions and processing time in the baking step of the present invention should be interpreted to include implementation within an equivalent range.

본 발명은 상기한 반도체 소자의 제조방법에 의하여, 웰 모서리 근접 효과를 감소시킴으로써 반도체 소자의 성능 및 신뢰성을 향상시킬 수 있는 장점이 있다.The present invention has the advantage that the performance and reliability of the semiconductor device can be improved by reducing the proximity of the edge of the well by the method of manufacturing the semiconductor device.

Claims (3)

반도체 소자의 제조방법에 있어서,In the manufacturing method of a semiconductor device, 반도체 기판 상에 소자 분리막을 형성하는 단계;Forming an isolation layer on the semiconductor substrate; 상기 소자 분리막 상면으로 포토레지스트를 형성하는 단계;Forming a photoresist on an upper surface of the device isolation layer; 상기 포토레지스트의 모서리 부분을 라운딩 처리하기 위해 포토레지스트를 고온에서 열처리하는 베이킹 단계;Baking the photoresist at high temperature to round the corners of the photoresist; 상기 포토레지스트를 마스크로 하여 웰을 형성하기 위한 이온주입 단계;를 포함하여 이루어짐으로써, 시모스 트랜지스터의 웰 형성을 위한 이온주입 공정에서 포토레지스트의 모서리 부분에서 발생하는 고에너지 이온의 스캐터링현상으로 인한 추가 도핑을 방지함을 특징으로 하는 반도체 소자의 제조방법.Ion implantation step of forming a well by using the photoresist as a mask; due to the scattering phenomenon of high energy ions generated at the corners of the photoresist in the ion implantation process for well formation of the CMOS transistor A method for manufacturing a semiconductor device, characterized in that it prevents further doping. 제1항에 있어서, 상기 베이킹 단계는 N2 분위기에서 퍼니스 장비로 190 ~ 210 ℃의 온도조건에서 298 ~ 302 초간 베이킹을 실시함을 특징으로 하는 반도체 소자의 제조방법.The method of claim 1, wherein the baking is performed using a furnace equipment in an N 2 atmosphere for 298 to 302 seconds at a temperature of 190 to 210 ° C. 3. 제2항에 있어서, 상기 베이킹을 실시한 포토레지스트를 N2 분위기에서 급속열처리 장비로 305 ~ 335 ℃의 온도조건에서 298 ~ 302 초간 추가로 베이킹을 실시함을 특징으로 하는 반도체 소자의 제조방법.The method of claim 2, wherein the baking photoresist is further baked for 298 to 302 seconds at a temperature of 305 to 335 ° C. with a rapid heat treatment apparatus in an N 2 atmosphere.
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