KR100805151B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

개구율 감소를 최소화 하면서도 콘택 불량을 줄일 수 있는 반도체 장치 및 그 제조 방법을 제공한다. 본 발명의 실시예에 따른 반도체 장치는, 기판상에 형성되는 제1 전도성 막, 제1 절연막을 사이에 두고 상기 제1 전도성 막의 상부에 형성되며 제1 중첩 영역에서 상기 제1 전도성 막과 중첩하는 제2 전도성 막, 제2 절연막을 사이에 두고 상기 제2 전도성 막의 상부에 형성되며 제2 중첩 영역에서 상기 제1 및 제2 전도성 막과 중첩하는 제3 전도성 막, 및 상기 제2 전도성 막과 제3 전도성 막을 전기적으로 연결하는 제1 콘택을 포함하며, 상기 제1 콘택은 상기 제2 중첩 영역에 배치된 제2 전도성 막 및 제3 전도성 막의 최소 선폭이 상기 제1 콘택의 직경 및 설정 여유 공간을 합한 크기 이상인 경우 상기 제2 중첩 영역에 형성되고, 상기 제2 중첩 영역에 배치된 제2 전도성 막 및 제3 전도성 막의 최소 선폭이 상기 제1 콘택의 직경 및 설정 여유 공간을 합한 크기 미만인 경우 상기 제2 전도성 막과 제3 전도성 막이 중첩하는 제3 중첩 영역에 형성된다.
오엘이디, 반도체, 콘택, 공정 마진, 누설

Description

반도체 장치 및 그 제조 방법{Semiconductor Device and the Manufacturing Method thereof}
도 1은 유기 발광 표시장치의 구동 회로부 중에서 본 발명의 실시예에 따른 반도체 장치가 적용된 부분의 레이아웃을 개략적으로 도시한 평면도이다.
도 2는 도 1의 "Ⅱ-Ⅱ" 부분 단면도이다.
도 3은 도 1의 "Ⅲ-Ⅲ" 부분 단면도이다.
도 4는 유기 발광 표시장치의 구동 회로부 중에서 일반적인 반도체 장치가 적용된 부분의 레이아웃을 개략적으로 도시한 평면도이다.
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 구체적으로는, 개구율 감소를 최소화 하면서도 콘택 불량을 줄일 수 있는 반도체 장치 및 그 제조 방법에 관한 것이다.
음극선관의 단점인 무게와 부피를 줄일 수 있는 각종 평판 표시장치들이 개발되고 있다. 이러한 평판 표시장치는 액정 표시장치(LCD: Liquid Crystal Display), 전계 방출 표시장치(FED: Field Emission Display), 플라즈마 표시장 치(PDP: Plasma Display Panel) 및 유기 발광 표시장치(Organic Light Emitting Display) 등이 있다.
이 중에서 상기 유기 발광 표시장치는 유기 화합물을 전기적으로 여기시켜 발광시키는 유기 발광 소자들을 구비하는 표시장치로서, N×M 개의 유기 발광 소자들을 전압 구동 또는 전류 구동하여 영상을 표현할 수 있도록 되어 있다.
통상적으로, 상기 유기 발광 소자는 다이오드 특성을 가져서 유기 발광 다이오드(Organic Light Emitting Diode)라고도 불리우며, 정공 주입 전극인 애노드 전극과, 발광층(emitting layer; EML)과, 전자 주입 전극인 캐소드 전극을 포함하고, 각 전극으로부터 발광층 내부로 주입된 정공과 전자가 결합한 엑시톤(exiton)이 여기 상태로부터 기저 상태로 떨어질 때 발광이 이루어져 화상을 표시한다.
그리고, 상기 발광층은 전자 주입층(Electron Injection Layer; EIL)과 정공 주입층(Hole Injection Layer; HIL)을 포함한 다층 구조로 이루어지며, 전자 수송층(Electron Transport Layer; ETL)과 정공 수송층(Hole Transport Layer; HTL)을 더욱 포함할 수 있다.
이러한 구성의 유기 발광 소자들을 구비하는 유기 발광 표시장치는 구동 방식에 따라 능동형(active matrix type) 및 수동형(passive matrix type)으로 구분할 수 있다.
이 중에서 상기 능동형 유기 발광 표시장치는 유기 발광 소자를 구동하기 위한 반도체 장치를 구비한다.
도 4는 유기 발광 표시장치의 구동 회로부 중에서 일반적인 반도체 장치가 적용된 부분의 레이아웃을 개략적으로 도시한 평면도이다. 도 4에서, 반도체 장치는 버퍼막 위에 제공되는 반도체층(110)과, 절연막을 사이에 두고 반도체층(110)의 상부에 적층되는 스캔 라인(120)과, 또다른 절연막을 사이에 두고 스캔 라인(120)의 상부에 적층되는 소오스 전극(130) 및 드레인 전극(140)을 포함한다.
상기한 구조의 반도체 장치에 있어서, 드레인 전극(140)은 콘택(C1)에 의해 상기 스캔 라인(120)과 전기적으로 연결되며, 소오스 전극(130) 및 드레인 전극(140)은 콘택(C2,C3)에 의해 반도체층(110)의 소오스 영역 및 드레인 영역에 전기적으로 각각 연결된다.
물론, 상기한 구조 이외에도 다양한 구조의 반도체 장치가 마련될 수 있지만, 2층 이상의 전도성 막이 각각 절연막을 사이에 두고 스택(stack)되어 있는 구조의 반도체 장치에서는 두개의 전도성 막을 전기적으로 연결하기 위해 통상적으로 상기한 콘택(C1,C2,C3)이 구비된다.
한편, 상기한 구성의 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장능력을 가질 것이 요구된다. 이러한 요구에 부응하여 반도체 장치는 집적도, 신뢰도 및 응답 속도 등을 향상시키는 방향으로 제조 기술이 발전하고 있다.
그런데, 상기한 반도체 장치를 더욱 정밀하고 고밀도로 형성하기 위해서는 전도성 막의 선폭을 감소시켜야 하는데, 이 경우에는 오정렬 등의 공정 문제로 인해 전기적 누설 불량이 발생하는 문제점이 있다.
예를 들어, 도 4에 도시한 반도체 장치를 구비하는 유기 발광 표시장치에서 드레인 전극(140)을 하부의 스캔 라인(120)에 전기적으로 연결하기 위한 콘택(C1) 을 형성할 때, 오정렬 등의 공정 이상이 발생되거나 공정 마진으로 인해 콘택(C1)이 크게 형성되는 경우에는 상기 콘택(C1)이 스캔 라인(120)을 약간 벗어난 위치에 형성된다.
따라서, 콘택 불량으로 인한 전기적 누설 불량이 발생하게 되는데, 이러한 콘택 불량은 특히 드레인 전극(140)이 반도체층(110) 및 스캔 라인(120)과 중첩하는 제2 중첩 영역(Overlay area 2: OA2, 빗금친 영역을 나타낸다)에서의 최소 선폭(W)이 콘택(C1)의 직경(D)과 설정 여유 공간(2G)을 합한 크기 미만인 경우에 발생하기 쉽다.
여기에서, 상기 설정 여유 공간(2G)은 공정 마진을 고려하여 8㎛(특히 3.5㎛)로 설정된다.
따라서, 상기한 문제점을 해결하기 위해서는 드레인 전극(140)의 형상을 변경하여 상기 드레인 전극(140)과 스캔 라인(120)만이 중첩하는 영역에 콘택(C1)을 형성해야 한다.
그러나, 콘택 불량을 방지하기 위해 유기 발광 표시장치에 구비되는 모든 반도체 장치의 드레인 전극을 상기와 같이 변경하는 경우에는 드레인 전극과 스캔 라인이 중첩하는 영역을 형성함으로 인해 디스플레이 장치의 개구율이 저하되는 문제점이 있다.
본 발명은 상기한 문제점을 해결하기 위한 것으로, 그 목적은 개구율이 저하되는 것을 최소화면서도 콘택 불량으로 인한 전기적 누설 불량을 방지할 수 있는 반도체 장치를 제공하는 것이다.
전술한 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 본 발명의 실시예에 따른 반도체 장치는, 기판상에 형성되는 제1 전도성 막, 제1 절연막을 사이에 두고 상기 제1 전도성 막의 상부에 형성되며 제1 중첩 영역에서 상기 제1 전도성 막과 중첩하는 제2 전도성 막, 제2 절연막을 사이에 두고 상기 제2 전도성 막의 상부에 형성되며 제2 중첩 영역에서 상기 제1 및 제2 전도성 막과 중첩하는 제3 전도성 막, 및 상기 제2 전도성 막과 제3 전도성 막을 전기적으로 연결하는 제1 콘택을 포함하며, 상기 제1 콘택은 상기 제2 중첩 영역에 배치된 제2 전도성 막 및 제3 전도성 막의 최소 선폭이 상기 제1 콘택의 직경 및 설정 여유 공간을 합한 크기 이상인 경우 상기 제2 중첩 영역에 형성되고, 상기 제2 중첩 영역에 배치된 제2 전도성 막 및 제3 전도성 막의 최소 선폭이 상기 제1 콘택의 직경 및 설정 여유 공간을 합한 크기 미만인 경우 상기 제2 전도성 막과 제3 전도성 막이 중첩하는 제3 중첩 영역에 형성된다.
본 발명의 실시예에 의하면, 상기 설정 여유 공간은 공정 마진을 고려하여 8㎛ 이하, 특히 3㎛ 이하로 설정하는 것이 바람직하다.
그리고, 상기 제1 전도성 막과 제2 전도성 막은 제2 콘택에 의해 전기적으로 연결된다.
상기한 구성의 반도체 장치는 상기 제2 중첩 영역에 배치되는 제2 전도성 막 및 제3 전도성의 최소 선폭이 형성하고자 하는 상기 제1 콘택의 직경 및 설정 여유 공간을 합한 크기 이상인가를 판단하는 단계, 및 상기 단계에서의 판단값이 "예"인 경우에는 상기 제1 콘택을 상기 제2 중첩 영역에 형성하고, 상기 판단값이 "아니오"인 경우에는 상기 제1 콘택을 상기 제3 중첩 영역에 형성하는 단계를 포함하는 반도체 장치의 제조 방법에 의해 제조할 수 있다.
그리고, 상기한 구성의 반도체 장치는 상기 제1 내지 제3 전도성 막을 유기 발광 표시장치의 반도체층, 스캔 라인 및 드레인 전극으로 각각 사용할 수 있다.
이 경우, 상기한 구성의 반도체 장치는 상기 제2 중첩 영역에 배치되는 스캔 라인 및 드레인 전극 중 적어도 어느 한 막의 최소 선폭이 형성하고자 하는 상기 제1 콘택의 직경 및 설정 여유 공간을 합한 크기 이상인가를 판단하는 단계, 및 상기 단계에서의 판단값이 "예"인 경우에는 상기 제1 콘택을 상기 제2 중첩 영역에 형성하고, 상기 판단값이 "아니오"인 경우에는 상기 제1 콘택을 상기 제3 중첩 영역에 형성하는 단계를 포함하는 반도체 장치의 제조 방법에 의해 제조할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도 1은 유기 발광 표시장치의 구동 회로부 중에서 본 발명의 실시예에 따른 반도체 장치가 적용된 부분의 레이아웃을 개략적으로 도시한 평면도이다. 그리고, 도 2는 도 1의 "Ⅱ-Ⅱ" 부분 단면도이며, 도 3은 도 1의 "Ⅲ-Ⅲ" 부분 단면도이다.
앞에서 언급한 바와 같이, 능동형 유기 발광 표시장치는 통상적으로 기 판(100)을 구비한다. 상기 기판(100)은 절연성 재질의 글라스 기판으로 이루어질 수 있으며, 또한 메탈 호일(foil)로 이루어질 수도 있다.
기판(100) 위에는 버퍼막(10)이 형성되며, 버퍼막(10) 위에는 유기 발광 소자를 구동하기 위한 반도체 장치가 복수개 형성된다. 상기한 반도체 장치는 한 개의 부화소(sub pixel)당 통상적으로 2개 이상이 형성된다. 그리고, 적색, 녹색 및 청색 부화소가 모여서 한 개의 화소(pixel)를 형성한다.
이하에서는 한 개의 부화소에 구비되는 어느 한 개의 반도체 장치에 대해서만 설명한다. 하지만, 상기한 반도체 장치는 이 장치가 어떤 기능을 하는가에 따라 다양한 구조로 변형될 수 있다.
예컨대, 스위칭 트랜지스터로 작용하는 반도체 장치와 구동 트랜지스터로 작용하는 반도체 장치 및 발광 트랜지스터로 작용하는 반도체 장치는 유기 발광 표시장치의 제조 회사별로, 또는 제품 스펙(spec)에 따라 세부적인 구성에서 동일하지 않게 구성될 수도 있다.
버퍼막(10) 위에는 소스 영역과 드레인 영역 및 이 영역들 사이에 배치되는 채널 영역을 구비하는 반도체층(20)이 형성된다.
상기한 반도체층(20)은 다결정 실리콘막을 버퍼막(10) 위에 형성한 후 이 막을 일정한 형상으로 패터닝하고, 이후 상기한 다결정 실리콘 막에 불순물 이온을 주입하여 소스 영역과 드레인 영역을 형성함에 따라 제조할 수 있다.
이러한 구성의 반도체층(20) 위에는 게이트 절연막(30)이 형성되고, 게이트 절연막(30) 위에는 스캔 라인(40)이 형성된다.
이때, 상기 스캔 라인(40)은 제1 중첩 영역(OA1)에서 상기 반도체층(20)과 중첩된다.
그리고, 스캔 라인(40) 위에는 층간 절연막(50)이 형성되고, 층간 절연막(50) 위에는 반도체층(20)의 소스 영역에 전기적으로 연결되는 소스 전극(60)과 드레인 영역에 전기적으로 연결되는 드레인 전극(70)이 형성된다.
이때, 상기 드레인 전극(70)은 제2 중첩 영역(도 4의 OA2 참조)에서 상기 반도체층(20) 및 스캔 라인(40)과 중첩된다.
그런데, 상기한 드레인 전극(70)은 하부의 스캔 라인(40)과 전기적으로 연결되어야 한다.
따라서, 드레인 전극(70)과 스캔 라인(40)을 전기적으로 연결하기 위한 제1 콘택(C1)을 형성해야 하는데, 본 발명의 실시예에서는 제2 중첩 영역(도 4의 OA2 참조)에 배치되는 드레인 전극(70) 및 스캔 라인(40)의 최소 선폭(도 4의 W 참조)과 상기 제1 콘택(C1)의 직경(도 4의 D 참조)을 비교하여 제1 콘택(C1)의 위치를 조절한다.
보다 구체적으로, 본 발명의 실시예에 따른 반도체 장치의 제조 방법은 먼저 형성하고자 하는 제1 콘택(C1)의 직경(도 4의 D 참조) 및 설정 여유 공간(도 4의 2G 참조)을 합한 크기와 상기 최소 선폭(도 4의 W 참조)을 비교한다.
여기에서, 상기 설정 여유 공간(도 4의 2G 참조)은 콘택 형성 공정에서의 공정 마진을 고려하여 8㎛ 이하, 특히 3㎛ 이하로 설정하는 것이 바람직하다.
즉, 제2 중첩 영역(도 4의 OA2 참조)에 제1 콘택(C1)을 형성하고자 할 때, 제2 중첩 영역(도 4의 OA2 참조)에서의 최소 선폭(도 4의 W 참조)이 콘택 직경(도 4의 D 참조) 및 설정 여유 공간(도 4의 2G 참조) 이상인 경우에는 공정 마진을 고려하더라도 콘택 불량으로 인한 누설을 방지할 수 있다.
그러나, 상기 제2 중첩 영역(도 4의 OA2 참조)에서의 최소 선폭(도 4의 W 참조)이 콘택 직경(도 4의 D 참조) 및 설정 여유 공간(도 4의 2G 참조) 미만인 경우에는 콘택 불량으로 인한 누설 발생의 우려가 있다.
따라서, 이러한 경우에는 도 1에 도시한 바와 같이 상기 드레인 전극(70)이 제3 중첩 영역(OA3)에서 스캔 라인(40)과 중첩되도록 드레인 전극(70)의 형상을 변경하고, 상기 제3 중첩 영역(OA3)에 제1 콘택(C1)을 형성한다.
이러한 구성에 의하면, 콘택 불량으로 인한 누설을 방지할 수 있다.
그리고, 소스 전극(60)은 반도체층(20)의 소스 영역과 콘택(C2)에 의해 전기적으로 연결하며, 드레인 전극(70)은 드레인 영역과 콘택(C3)에 의해 전기적으로 연결한다.
이와 같이, 본 발명의 실시예는 유기 발광 표시장치에 구비되는 모든 반도체 장치의 드레인 전극(70)을 도 1에 도시한 형상으로 형성하는 것이 아니고, 제2 중첩 영역(OA2)의 최소 선폭(W)이 콘택 직경(D)과 설정 여유 공간(2G)을 합한 크기 미만인 경우에만 도 1에 도시한 형상으로 형성함으로써 드레인 전극(70)의 형상 변경으로 인한 개구율 감소를 최소화할 수 있는 이점이 있다.
이러한 구성의 반도체 장치는 유기 발광막을 사이에 두고 배치되는 제1 및 제2 전극에 전류를 인가함으로써 유기 발광 표시장치의 구동을 가능하게 한다.
전술한 실시예에서는 세 개의 전도성 막이 적층되어 있는 구조를 개시하고 있지만, 그 이상의 전도성 막이 적층되어 있는 구조를 이용할 수 있음은 물론이고, 적층된 전도성 막의 형상 역시 개시된 구조에 한정되는 것은 아니다.
이상을 통해 본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범위에 속하는 것은 당연하다.
이상과 같이, 본 발명에 의하면 공정 마진을 고려하여 콘택 형성 위치를 적절하게 조절함으로써, 개구율 저감을 최소화 하면서도 콘택 불량으로 인한 누설을 효과적으로 제거할 수 있다.

Claims (8)

  1. 기판상에 형성되는 제1 전도성 막;
    제1 절연막을 사이에 두고 상기 제1 전도성 막의 상부에 형성되는 제2 전도성 막;
    제2 절연막을 사이에 두고 상기 제2 전도성 막의 상부에 형성되는 제3 전도성 막;
    상기 제1 전도성 막과 상기 제2 전도성 막이 중첩되는 제1 중첩 영역;
    상기 제1 전도성 막, 상기 제2 전도성 막 및 상기 제3 전도성 막이 중첩되는 제2 중첩 영역;
    상기 제2 전도성 막 및 상기 제3 전도성 막이 중첩되는 제3 중첩 영역 및
    상기 제2 전도성 막과 제3 전도성 막을 전기적으로 연결하는 제1 콘택
    을 포함하며,
    상기 제1 콘택은 상기 제2 중첩 영역에 배치된 제2 전도성 막 및 제3 전도성 막의 최소 선폭이 상기 제1 콘택의 직경 및 설정 여유 공간을 합한 크기 이상일 경우 상기 제2 중첩 영역에 형성되고, 상기 제2 중첩 영역에 배치된 제2 전도성 막 및 제3 전도성 막의 최소 선폭이 상기 제1 콘택의 직경 및 설정 여유 공간을 합한 크기 미만인 경우 상기 제3 중첩 영역에 형성되는 반도체 장치.
  2. 제 1항에 있어서,
    상기 설정 여유 공간이 8㎛ 이하인 것을 특징으로 하는 반도체 장치.
  3. 제 2항에 있어서,
    상기 설정 여유 공간이 특히 3㎛ 이하인 것을 특징으로 하는 반도체 장치.
  4. 제 3항에 있어서,
    상기 제1 전도성 막과 제2 전도성 막은 제2 콘택에 의해 전기적으로 연결되는 반도체 장치.
  5. 제 1항 내지 제 4항 중 어느 한 항에 있어서,
    상기 제1 내지 제3 전도성 막이 유기 발광 표시장치의 반도체층, 스캔 라인 및 드레인 전극으로 각각 이루어지는 반도체 장치.
  6. 제 5항에 있어서,
    상기 제1 절연막은 게이트 절연막으로 이루어지고, 제2 절연막은 층간 절연막으로 이루어지는 반도체 장치.
  7. 삭제
  8. 삭제
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