KR100804814B1 - 전계 방출 표시소자 및 그 구동방법 - Google Patents

Abstract

본 발명은 소비전력을 최소화함과 아울러 휘도를 향상시킬 수 있도록 한 전계 방출 표시소자에 관한 것이다.

본 발명의 전계 방출 표시소자는 캐소드 전극과, 캐소드 전극과 교차되는 방향으로 형성되는 게이트 전극과, 캐소드 전극 상에 형성되며 캐소드 전극과 게이트 전극의 교차부에 인접되게 게이트전극보다 낮은 높이로 형성되는 적어도 하나이상의 에미터를 구비한다.

Description

전계 방출 표시소자 및 그 구동방법{Field Emission Display and Driving Method Thereof}

도 1은 종래의 전계 방출 표시소자를 나타내는 사시도.

도 2는 도 1에 도시된 전계 방출 표시소자를 나타내는 단면도.

도 3은 도 1에 도시된 캐소드 전극 및 게이트 전극을 나타내는 평면도.

도 4a 및 도 4b는 도 1에 도시된 전계 방출 표시소자의 계조표현 방법을 나타내는 도면.

도 5는 본 발명의 실시예에 의한 캐소드 전극 및 게이트 전극을 나타내는 평면도.

도 6은 본 발명의 실시예에 의한 전계 방출 표시소자를 나타내는 단면도.

도 7은 본 발명의 실시예에 의한 게조 표현 방법을 나타내는 도면.

도 8a 및 도 8b는 도 7에 도시된 제 1 및 제 2 서브필드에 인가되는 펄스를 나타내는 파형도.

< 도면의 주요 부분에 대한 부호의 설명 >

2 : 상부 유리기판 4,58 : 애노드 전극

6 : 형광체 8 : 하부 유리기판

10,52 : 캐소드 전극 12,56 : 저항층

14,62 : 게이트 절연층 16,50 : 게이트 전극

22,54 : 에미터 30 : 전자빔

32 : 전계 방출 어레이 40 : 스페이서

42 : 홀 44,60 : 교차부

본 발명은 전계 방출 표시소자에 관한 것으로 특히, 소비전력을 최소화함과 아울러 휘도를 향상시킬 수 있도록 한 전계 방출 표시소자에 관한 것이다. 또한, 본 발명은 상기 전계 방출 표시소자를 이용하여 선형적인 계조를 표현할 수 있도록 한 전계 방출 표시소자의 구동방법에 관한 것이다.

최근, 음극선관(Cathode Ray Tube : CRT)의 단점인 무게와 부피를 줄일 수 있는 각종 평판 표시장치들이 개발되고 있다. 이러한 평판 표시장치에는 액정 표시장치(Liquid Crystal Display : 이하 "LCD"라 함), 전계 방출 표시장치(Field Emission Display : 이하 "FED"라 함) 및 플라즈마 표시장치(Plasma Display Panel : 이하 "PDP"라 함), 일렉트로 루미네센스(Electro-luminescence : 이하 "EL"이라 함) 등이 있다. 표시품질을 개선하기 위하여, 평판 표시장치의 휘도, 콘트라스트 및 색순도를 높이기 위한 연구개발이 활발히 진행되고 있다.

FED는 첨예한 음극(에미터)에 고전계를 집중해 양자역학적인 터널(Tunnel) 효과에 의하여 전자를 방출하고, 방출된 전자를 이용하여 형광체를 여기시킴으로써 화상을 표시하게 된다.

도 1 및 도 2는 종래의 전계 방출 표시소자를 나타내는 도면이다.

도 1 및 도 2를 참조하면, 애노드 전극(4) 및 형광체(6)가 적층된 상부 유리기판(2)과, 하부 유리기판(8) 상에 형성되는 전계방출 어레이(32)를 구비한 FED가 도시되어 있다. 전계방출 어레이(32)는 하부 유리기판(8) 상에 형성되는 캐소드 전극(10) 및 저항층(12)과, 저항층(12)상에 형성되는 게이트 절연층(14) 및 에미터(22)와, 게이트 절연층(14) 상에 형성되는 게이트 전극(16)을 구비한다. 캐소드 전극(10)은 에미터(22)에 전류를 공급하게 되며, 저항층(12)은 캐소드 전극(10)으로부터 에미터(22) 쪽으로 인가되는 과전류를 제한하여 에미터(22)에 균일한 전류를 공급하는 역할을 하게 된다. 게이트 절연층(14)은 캐소드 전극(10)과 게이트 전극(16) 사이를 절연하게 된다. 게이트 전극(16)은 전자를 인출시키기 위한 인출전극으로 이용된다. 상부 유리기판(2)과 하부 유리기판(8) 사이에는 스페이서(40)가 설치된다. 스페이서(40)는 상부 유리기판(2)과 하부 유리기판(8) 사이의 고진공 상태를 유지할 수 있도록 상부 유리기판(2)과 하부 유리기판(8)을 지지한다.

화상을 표시하기 위하여, 캐소드 전극(10)에 부극성(-)의 캐소드전압이 인가되고 애노드 전극(4)에 정극성(+)의 애노드전압이 인가된다. 그리고 게이트 전극(16)에는 정극성(+)의 애노드전압이 인가된다. 그러면, 에미터(22)로부터 방출된 전자빔(30)이 애노드 전극(4) 쪽으로 가속된다. 이 전자빔(30)이 적색·녹색·청색의 형광체(6)에 충돌하여 형광체(6)를 여기시키게 된다. 이때, 형광체(6)에 따라 적색·녹색·청색 중 어느 한 색의 가시광이 발생된다.

도 3은 종래의 게이트 전극과 캐소드 전극을 상세히 나타내는 도면이다.

도 3을 참조하면, 게이트 전극(16)과 캐소드 전극(10)은 서로 교차되는 방향으로 형성된다. 게이트 전극(16)과 캐소드 전극(10)의 교차부(44)에서 게이트 전극(16)에는 다수의 홀(42)이 형성된다. 다수의 홀(42) 각각에는 에미터(22)가 형성되며 에미터(22)로부터 방출된 전자는 홀(42)을 통해 애노드 전극(4)으로 가속되게 된다. 이때, 에미터(22)는 게이트 전극(16)과 동일한 높이로 형성되어 있기 때문에 에미터(22)로부터 방출되는 전자도 게이트 전극(16)과 동일한 높이에서 방출된다. 따라서, 에미터(22)로부터 방출되는 전자는 게이트 전극(16)쪽으로 가속되지 못하고 곧 바로 애노드 전극(4) 쪽으로 가속되게 된다. 이에 의해 에미터(22)로부터 방출되는 전자는 인접되는 화소로 확산되고, 확산된 전자는 인접되는 화소에 형성된 형광체를 발광시키는 크로스토크 현상이 나타난다. 또한, FED에서 고휘도를 구현하기 위해서는 많은 전자가 애노드 전극(4)으로 방출되어야 한다. 즉, 게이트 전극(16)에 많은 홀(42)이 형성되어야 한다. 이를 위해서 교차부(44)는 넓은 면적으로 형성되어야 한다. 하지만, 많은 전자를 방출하기 위하여 교차부(44)의 면적을 넓게 형성하면 캐소드 전극(10)과 게이트 전극(16) 간에 높은 용량의 패널 커패시턴스가 발생된다. 즉, 패널 커패시턴스의 값은 s/d(s:면적,d:거리)이므 로 교차부(44)의 면적을 넓을수록 크게 나타난다. 이와 같은 패널 커패시턴스에 의해 전자가 방출될 때 캐소드 전극(10) 및 게이트전극(16)간에 많은 소비전력이 소모됨과 아울러 전자 방출효율이 저하된다.

한편, 종래의 FED에서 방출되는 전자의 양, 즉 계조를 표현하기 위하여 펄스 진폭 변조(Pulse amplitude modulation : 이하 "PAM" 이라 함)를 이용하였다. 계조 표현 방식을 도 4a 내지 도 4b를 참조하여 상세히 설명하기로 한다. 도 4a는 256 계조를 표현할 때 캐소드 전극라인(C)에 인가되는 펄스를 나타내는 도면이다. 게이트 전극라인(G)에 정극성(+)의 펄스가 인가될 때 캐소드 전극라인(C)에는 256 계조를 표현할 수 있는 부극성(-)의 펄스가 인가된다. 이때, 캐소드 전극라인(C)에 공급되는 부극성의 펄스는 256 계조를 표현할 수 있도록 높은 전압값을 갖는다. 128 계조를 표현할 때는 도 4b와 같이 256 계조의 반에 해당하는 전압이 캐소드 전극라인(C)에 인가된다. 즉, 종래에는 캐소드 전극라인(C)에 인가되는 부극성 펄스의 전압값을 변화하여 256 계조의 화상을 표현하였다.

이와 같이 전압값 변화를 통하여 256 계조를 표현하기 위해서는 높은 전압의 캐소드 전극라인(C)에 인가되어야 하지만, 소비전력의 문제 등에 의해 소정 이상의 전압을 공급할 수 없었다. 따라서, 소정 이하의 전압을 256 등분하여 계조를 표현하였기 때문에 선형적인 계조를 표현 할 수 없었다.

따라서, 본 발명의 목적은 소비전력을 최소화함과 아울러 휘도를 향상시킬 수 있도록 한 전계 방출 표시소자에 관한 것이다.

또한, 본 발명은 상기 전계 방출 표시소자를 이용하여 선형적인 계조를 표현할 수 있도록 한 전계 방출 표시소자의 구동방법에 관한 것이다.

상기 목적을 달성하기 위하여 본 발명의 전계 방출 표시소자는 캐소드 전극과, 캐소드 전극과 교차되는 방향으로 형성되는 게이트 전극과, 캐소드 전극 상에 형성되며 캐소드 전극과 게이트 전극의 교차부에 인접되게 게이트전극보다 낮은 높이로 형성되는 적어도 하나이상의 에미터를 구비한다.

본 발명의 전계 방출 표시소자의 구동방법은 한 프레임이 다수의 서브필드들로 나뉘는 단계와, 다수의 서브필드들에서 상기 게이트전극 및 캐소드전극에 인가되는 펄스의 폭이 상이하게 설정되는 단계를 포함한다.

상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.

이하, 도 5 내지 도 8b를 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.

도 5 및 도 6은 본 발명의 실시예에 의한 전극구조를 상세히 나타내는 도면이다.

도 5 및 도 6을 참조하면, 본 발명의 실시예에 의한 전극구조는 도시되지 않은 상부기판에 형성되는 애노드전극(58)과, 도시되지 않은 하부기판에 애노드전극(58)과 나란한 방향으로 형성되는 캐소드전극(52)과, 캐소드전극(52)과 교차되는 방향으로 형성되는 게이트전극(50)과, 캐소드전극(52) 및 게이트전극(50)의 교차부(60)에 인접되게 형성되어 있는 에미터(54)로 구성된다. 에미터(54)와 캐소드전극(52) 사이에는 저항층(56)이 형성되고, 저항층(56)은 캐소드전극(52)으로부터 에미터(54) 쪽으로 인가되는 과전류를 제한하여 에미터(54)에 균일한 전류가 공급되게 한다. 저항층(56)과 게이트전극(50) 사이에는 게이트 절연층(62)이 형성되고, 게이트 절연층(62)은 캐소드전극(52)과 게이트전극(50) 사이를 절연하게 된다. 본 발명의 FED를 종래의 FED와 대비해 보면, 본 발명에서는 에미터(54)가 교차부(60)내에 형성되지 않고 교차부(70)에 인접되게 형성된다. 에미터(54)는 캐소드전극(52) 상에 형성되고, 게이트전극(50)의 길이방향을 따라 사각형으로 형성된다. 또한, 에미터(54)는 게이트전극(50)보다 낮은 높이로 형성된다.

화상을 표시하기 위하여, 캐소드전극(52)에 부극성(-)의 캐소드전압이 인가되고 애노드전극(58)에 정극성(+)의 애노드전압이 인가된다. 그리고 게이트전극(50)에는 정극성(+)의 전압이 인가된다. 그러면, 에미터(54)로부터 방출된 전자들이 애노드전극(58) 쪽으로 가속된다. 이때, 에미터(54)는 게이트전극(50)보다 낮은 높이로 형성되어 있기 때문에 에미터(54)에서 방출된 전자들은 일차적으로 게이트전극(50) 쪽으로 집속된다. 즉, 에미터(54)로부터 방출된 전자들은 게이트전극(50) 쪽으로 집속된 후 애노드전극(58)으로 가속되기 때문에 크로스토크를 최소화 할 수 있다. 또한, 에미터(54)는 게이트전극(50)의 길이방향을 따라 형성되기 때문에 에미터(54)로부터 방출되는 전자들은 계면을 따라 넓 게 분포된다. 즉, 에미터(54)로부터 많은 전자들이 방출되어 고휘도를 구현할 수 있다. 또한, 교차부(60)에 에미터(54)가 형성되지 않으므로 교차부(60)의 면적을 최소로 할 수 있다. 따라서, 캐소드전극(52)과 게이트전극(50) 간에 발생되는 패널 커패시턴스를 줄여 소비전력을 최소화 할 수 있다.

도 7은 본 발명의 실시예에 의한 계조표현 방법을 나타내는 도면이다.

도 7을 참조하면, 본 발명의 실시예에서는 계조를 표현하기 위하여 한 프레임이 8개의 서브필드로 나뉘어 구동한다. 각각의 서브필드의 계조값은 2ⁿ(n=0,1,2,3,4,5,6,7)의 비율로 증가된다. 즉, 각각의 서브필드는 1, 2, 4, 8, 16, 32, 64, 128의 계조를 표현하게 된다. 이러한 계조를 표현하기 위하여 각각의 서브필드에서 게이트전극(50) 및 캐소드전극(52)에 인가되는 펄스폭은 상이하게 설정한다. 이를 도 8a 및 도 8b를 참조하여 상세히 설명하기로 한다. 여기서, 도 8a는 제 1 서브필드(SF1)에 인가되는 구동파형을 나타내고, 도 8b는 제 2 서브필드(SF2)에 인가되는 구동파형을 나타낸다. 제 1 서브필드(SF1)동안 게이트전극(G)에는 "1"의 계조값을 표현할 수 있도록 t의 펄스폭을 가지는 정극성의 펄스가 공급되고, 캐소드전극(C)에는 게이트전극(G)에 공급되는 정극성의 펄스와 동기되어 t의 펄스폭을 가지는 부극성의 펄스가 공급된다. 또한, 제 2 서브필드(SF2)동안 게이트전극(G)에는 "2"의 계조값을 표현할 수 있도록 2t의 펄스폭을 가지는 정극성의 펄스가 공급되고, 캐소드전극(C)에는 게이트전극(G)에 공급되는 정극성의 펄스와 동기되어 2t의 펄스폭을 가지는 부극성의 펄스가 공급된다. 이후, 제 3 내지 제 8 서브필드(SF3내지SF8) 각각에 4t, 8t, 16t, 32t, 64t, 128t의 펄스폭을 가 지는 펄스가 공급되어 계조를 표현하게 된다. 즉, 본 발명에서는 계조를 표현하기 위하여 펄스폭을 변화하는 PWM(Pulse width modulation)변조를 하게된다. 따라서, 본 발명에서는 한 프레임을 8개의 서브필드로 나누어 구동하고, 각각의 서브필드에 인가되는 펄스의 폭을 조절하여 선형적인 계조를 표현할 수 있다. 또한, 본 발명의 계조표현 방법은 도 5에 도시된 본 발명의 전극구조에 한정되지 않는다. 예를 들어, 도 1에 도시된 종래의 FED에도 본 발명의 계조표현 방법을 적용할 수 있다.

상술한 바와 같이, 본 발명에 따른 전계 방출 표시소자에 의하면 에미터로부터 방출된 전자들이 게이트전극 쪽으로 집속된 후 애노드전극으로 가속되기 때문에 크로스토크를 최소화할 수 있다. 또한, 에미터는 게이트전극의 길이방향을 따라 형성되기 때문에 에미터로부터 방출되는 전자들은 에미터의 계면을 따라 넓게 분포된다. 따라서, 휘도를 향상시킬 수 있다. 나아가, 교차부에 에미터가 형성되지 않으므로 교차부의 면적을 줄일 수 있다. 이에 따라, 교차부의 면적에 비례하여 높아지는 패널 커패시턴스를 줄여 소비전력을 최소화 할 수 있다.

또한, 본 발명의 전계 방출 표시소자의 구동방법에 의하면 한 프레임을 8개의 서브필드로 나누고, 각각의 서브필드에 인가되는 펄스 폭을 상이하게 설정하여 선형적인 계조를 표현할 수 있다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발 명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (9)

1. 삭제
2. 삭제
3. 삭제
4. 게이트전극과, 상기 게이트전극과 교차되는 방향으로 형성되는 캐소드전극을 구비하며, 프레임 단위로 나뉘어 구동되는 전계 방출 표시소자의 구동방법에 있어서,

   상기 한 프레임이 다수의 서브필드들로 나뉘는 단계와,

   상기 다수의 서브필드들에서 상기 게이트전극 및 캐소드전극에 인가되는 펄스의 폭이 상이하게 설정되는 단계를 포함하는 것을 특징으로 하는 전계 방출 표시소자의 구동방법.
5. 제 4 항에 있어서,

   상기 한 프레임이 8개의 서브필드로 나누어지는 것을 특징으로 하는 전계 방출 표시소자의 구동방법.
6. 제 4 항에 있어서,

   상기 각각의 서브필드의 계조값은 2ⁿ(n은 0이상의 정수)으로 증가되는 것을 특징으로 하는 전계 방출 표시소자의 구동방법.
7. 제 4 항에 있어서,

   상기 게이트 및 캐소드 전극에 인가되는 펄스의 폭은 휘도상대비에 비례하여 그 폭이 증가되도록 상기 서브필드들 각각에 설정되는 것을 특징으로 하는 전계 방출 표시소자의 구동방법.
8. 제 4 항에 있어서,

   상기 각각의 서브필드에 인가되는 펄스 폭은 2^t(t는 0이상의 실수)의 비율로 증가되는 것을 특징으로 하는 전계 방출 표시소자의 구동방법.
9. 삭제

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