KR100800907B1 - 실리사이드막을 갖는 모스 트랜지스터 및 그 제조 방법 - Google Patents

실리사이드막을 갖는 모스 트랜지스터 및 그 제조 방법 Download PDF

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Abstract

본 발명은 실리사이드막을 갖는 모스 트랜지스터 및 그 제조 방법에 관한 것으로서, 특히 본 발명의 모스 트랜지스터는 반도체 기판 표면보다 일정 깊이로 낮게 형성된 소자 분리막과, 소자 분리막 사이의 기판의 활성 영역 상부에 순차 적층된 게이트 절연막 및 게이트 전극과, 게이트 전극의 측벽에 형성된 스페이서와, 스페이서 및 소자 분리막 사이의 기판내에 형성된 소오스/드레인 영역과, 소오스/드레인 영역에 형성된 실리사이드막을 포함한다. 그러므로, 본 발명은 소자 분리막을 일정 깊이 식각하여 식각된 소자 분리막 에지에 의해 기판의 활성 영역 면적이 증가됨으로써 소오스/드레인 영역의 실리사이드막 면적을 증가시킬 수 있다.
실리사이드막, 소오스/드레인 영역, 소자 분리막, 식각

Description

실리사이드막을 갖는 모스 트랜지스터 및 그 제조 방법{MOS TRANSISTOR WITH SILICIDE LAYER AND METHOD FOR THEREOF}
도 1은 종래 기술에 의한 실리사이드막을 갖는 모스 트랜지스터 구조를 나타낸 수직 단면도,
도 2는 본 발명의 일 실시예에 따른 실리사이드막을 갖는 모스 트랜지스터 구조를 나타낸 수직 단면도,
도 3a 내지 도 3e는 본 발명의 일 실시예에 따른 실리사이드막을 갖는 모스 트랜지스터의 제조 방법을 순차적으로 설명하기 위한 공정 순서도,
도 4a 내지 도 4f는 본 발명의 다른 실시예에 따른 실리사이드막을 갖는 모스 트랜지스터의 제조 방법을 순차적으로 설명하기 위한 공정 순서도.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 소자분리막
102a : 식각된 소자분리막 104 : 게이트 절연막
106 : 게이트 전극 107 : 에피택셜 성장막
108 : 스페이서 110 : 소오스/드레인 영역
112 : 실리사이드막
본 발명은 모스 트랜지스터(MOS transistor) 및 그 제조 방법에 관한 것으로, 특히 반도체 기판의 활성 영역을 증가시켜 소오스/드레인 영역의 실리사이드막 면적을 증가시킬 수 있는 실리사이드막을 갖는 모스 트랜지스터 및 그 제조 방법에 관한 것이다.
반도체 소자의 집적화가 높아짐에 따라 NMOS, PMOS 등의 모스 트랜지스터의 소오스/드레인 영역과 게이트 전극의 폭이 감소되고 있다. 이로 인해 소오스/드레인 영역과 게이트 전극의 표면 저항(sheet resistance)이 높아져서 소자의 동작이 저하되는 문제점이 있다. 이에 따라, 반도체 제조 공정시 게이트 전극 및 불순물이 주입된 영역에 저저항 물질의 금속 실리사이드막을 형성하여 표면 저항을 낮추고 있다. 이러한 실리사이드 물질은 주로 실리콘과 반응하는 희토류 금속을 이용한다. 실리사이드의 예를 들면, 텅스텐 실리사이드(WSi2), 티타늄 실리사이드(TiSi2), 코발트 실리사이드(CoSi2) 등이 있다.
도 1은 종래 기술에 의한 실리사이드막을 갖는 모스 트랜지스터 구조를 나타낸 수직 단면도이다.
도 1에 도시된 바와 같이, 종래 실리사이드막을 갖는 모스 트랜지스터는, 반도체 기판(10)으로서 실리콘 기판에서 소자의 활성 영역과 비활성 영역을 구분하는 소자 분리막(12)과, 소자 분리막(12)이 형성된 기판(10)의 활성 영역 상부에 게이 트 절연막(14)을 개재하여 적층된 게이트 전극(16)과, 게이트 전극(16) 측벽에 형성된 스페이서(spacer)(18)와, 스페이서(18) 에지의 기판(10)내에 형성된 소오스/드레인(source/drain) 영역(20)과, 게이트 전극(16) 또는 소오스/드레인 영역(20) 상부면에 각각 형성된 실리사이드막(22)을 포함한다. 여기서, 소오스/드레인 영역(20)은 게이트 전극(16) 에지의 기판(10)내에 불순물 도펀트가 저농도로 주입된 LDD(Lightly Doped Drain) 구조일 수도 있다.
도 1을 참조하여, 종래 기술에 의한 실리사이드막을 갖는 모스 트랜지스터의 제조 공정에 대해 설명한다.
우선, 반도체 기판(10)으로서 실리콘 기판에 활성 영역과 비활성 영역을 정의하는 소자 분리막(12)을 형성한다. 예를 들어, 기판(10)을 소정 깊이로 식각하여 트렌치를 형성하고, 트렌치를 채우는 절연 물질, HDP(High Density Plasma) 산화막을 매립하고 화학적기계적연마(CMP : Chemical Mechanical Polishing) 공정으로 절연 물질을 연마하여 소자 분리막(12)을 형성한다.
소자 분리막(12)이 형성된 기판(10) 전면에 절연층, 예를 들어 실리콘 산화막(SiO2)을 약 100Å 정도 증착하고, 그 위에 게이트 도전막, 예를들어 불순물이 도핑된 도프트 폴리실리콘을 약 3000Å 정도 증착한다. 여기서, 게이트 도전막은 불순물이 도핑된 폴리실리콘 이외에, 실리콘게르마늄(SiGe), 코발트(Co), 텅스텐(W), 티타늄(Ti), 니켈(Ni), 탄탈륨(Ta), 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN) 중에서 어느 하나, 또는 이의 복합물로 구성될 수 있다.
사진 공정을 진행하여 게이트 도전막에 게이트 영역을 정의하는 포토레지스트 패턴을 형성하고, 이 패턴에 의해 드러난 게이트 도전막을 건식 식각, 예를 들어 반응성 이온 식각(RIE : Reactive Ion Etching)하여 게이트 전극(16)을 형성하고, 그 아래의 절연층또한 건식 식각하여 게이트 절연막(14)을 형성한다. 그리고 에슁(ashing) 공정으로 포토레지스트 패턴을 제거한다.
그리고, 게이트 전극(16)을 이온 주입 마스크로 이용하여 저농도 이온주입 공정(예를 들어, n형 도펀트를 저농도로 이온 주입)을 실시하여 LDD 영역(미도시됨)을 형성한다.
기판(10) 전면에 절연 물질, 예를 들어 실리콘 질화막(SiN) 또는 실리콘 산화질화막(SiON)을 증착하고 이를 건식 식각, 예를 들어 반응성 이온 식각(RIE)하여 게이트 전극(16) 측벽에 스페이서(18)를 형성한다.
그 다음 스페이서(18) 및 게이트 전극(16)을 이온 주입 마스크로 이용하여 고농도 이온주입 공정(예를 들어, n형 도펀트를 고농도로 이온 주입)을 실시하여 소오스/드레인 영역(20)을 형성한다.
계속해서 모스 트랜지스터 등의 반도체 소자가 형성된 기판(10) 전면에 실리사이드 금속 물질, 예를 들어 티타늄(Ti)을 증착하고 이를 열처리 공정을 실시하여 게이트 전극(16) 및 소오스/드레인 영역(20) 상부면에 각각 실리사이드막(22)을 형성한 후에, 세정 등의 공정으로 실리사이드화되지 않은 금속 물질을 제거한다. 여기서, 실리사이드 금속 물질은 예를 들어, 코발트(Co), 티타늄(Ti), 니켈(Ni), 텅스텐(W), Pt(백금), Hf(하프늄), Pd(팔라듐) 등의 희토류 금속 또는 이들의 합금 중에서 어느 하나의 금속으로 이루어진다. 그리고, 실리사이드막(22)은 예를 들어, 텅스텐 실리사이드(WSi2), 티타늄 실리사이드(TiSi2), 코발트 실리사이드(CoSi) 등이 될 수 있다.
이와 같은 종래 기술에 의한 실리사이드막 제조 공정에 있어서, 소오스/드레인 영역(20)에 형성되는 실리사이드막(22)은 소자 분리막(12)과 스페이서(18) 사이에 의해 드러나는 기판 표면에 형성되기 때문에 반도체 소자가 고집적화될수록 그 면적또한 축소되고 있다. 이러한 소오스/드레인 영역(20)에 형성되는 실리사이드막(22)에는 콘택 전극(미도시됨)을 통해 배선이 연결되기 때문에 그 면적이 축소될 경우 콘택 저항 또한 높아져 신호 전달 속도가 저하되는 문제점이 있다.
본 발명의 목적은, 상기와 같은 종래 기술의 문제점을 해결하기 위하여, 소자 분리막을 일정 깊이 식각하여 식각된 소자 분리막 에지에 의해 기판의 활성 영역 면적이 증가됨으로써 소오스/드레인 영역의 실리사이드막 면적을 증가시킬 수 있는 실리사이드막을 갖는 모스 트랜지스터를 제공하는 데 있다.
본 발명의 다른 목적은, 게이트 전극을 형성하기 전 또는 후에 소자 분리막을 일정 깊이 식각함으로써 식각된 소자 분리막의 에지에 의해 활성 영역 면적이 증가되어 기판의 활성 영역인 소오스/드레인 영역에 형성되는 실리사이드막 면적을 증가시킬 수 있는 실리사이드막을 갖는 모스 트랜지스터의 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은, 실리사이드막을 갖는 모스 트랜지스터에 있어서, 반도체 기판 표면보다 일정 깊이로 낮게 형성된 소자 분리막과, 소자 분리막 사이의 기판의 활성 영역 상부에 순차 적층된 게이트 절연막 및 게이트 전극과, 게이트 전극의 측벽에 형성된 스페이서와, 스페이서 및 소자 분리막 사이의 기판내에 형성된 소오스/드레인 영역과, 소오스/드레인 영역에 형성된 실리사이드막을 포함한다.
상기 다른 목적을 달성하기 위하여 본 발명은, 실리사이드막을 갖는 모스 트랜지스터의 제조 방법에 있어서, 반도체 기판에 소자 분리막을 형성하는 단계와, 소자 분리막에 의해 드러난 기판의 활성 영역 상부에 게이트 절연막 및 게이트 전극을 순차 적층시키는 단계와, 기판 표면보다 일정 깊이로 낮게 소자 분리막을 식각하는 단계와, 게이트 전극 측벽에 스페이서를 형성하는 단계와, 스페이서와 소자 분리막 사이의 기판내에 소오스/드레인 영역을 형성하는 단계와, 소오스/드레인 영역에 실리사이드막을 형성하는 단계를 포함한다.
상기 다른 목적을 달성하기 위하여 본 발명의 다른 방법은, 실리사이드막을 갖는 모스 트랜지스터의 제조 방법에 있어서, 반도체 기판에 소자 분리막을 형성하는 단계와, 소자 분리막을 기판 표면보다 일정 깊이로 낮게 식각하는 단계와, 소자 분리막에 의해 드러난 기판의 활성 영역 상부에 게이트 절연막 및 게이트 전극을 순차 적층시키는 단계와, 게이트 전극 측벽에 스페이서를 형성하는 단계와, 스페이서와 소자 분리막 사이의 기판내에 소오스/드레인 영역을 형성하는 단계와, 소오스/드레인 영역에 실리사이드막을 형성하는 단계를 포함한다.
이하, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 본 발명의 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 더욱 상세히 설명하기로 한다.
도 2는 본 발명의 일 실시예에 따른 실리사이드막을 갖는 모스 트랜지스터 구조를 나타낸 수직 단면도이다.
도 2에 도시된 바와 같이, 본 발명의 일 실시예에 따른 실리사이드막을 갖는 모스 트랜지스터는, 반도체 기판(100)으로서 실리콘 기판에서 소자의 활성 영역과 비활성 영역을 구분하되, 기판 보다 일정 깊이로 식각된 소자 분리막(102a)과, 소자 분리막(102a)이 형성된 기판(100)의 활성 영역 상부에 게이트 절연막(104)을 개재하여 적층된 게이트 전극(106)과, 게이트 전극(106)과 소자 분리막(102)에 의해 드러난 기판(100) 활성 영역의 실리콘이 에피택셜(epitaxial) 성장된 에피택셜 성장막(미도시됨)과, 게이트 전극(106) 측벽에 형성된 스페이서(108)와, 스페이서(108) 에지의 기판(100)과 에피택셜 성장막내에 형성된 소오스/드레인 영역(110)과, 게이트 전극(106) 또는 소오스/드레인 영역(110) 상부면에 각각 형성된 실리사이드막(112)을 포함한다. 여기서, 소오스/드레인 영역(110)은 게이트 전극(106) 에지의 기판(100)내에 불순물 도펀트가 저농도로 주입된 LDD 구조일 수도 있다.
그러므로, 본 발명의 일 실시예에 따른 실리사이드막을 갖는 모스 트랜지스터는, 기판(100)보다 일정 깊이 식각된 소자 분리막(102a) 에지에 의해 기판의 활성 영역 면적이 증가되고, 증가된 기판의 활성 영역인 소오스/드레인 영역에 실리 사이드막이 형성되기 때문에 소오스/드레인 영역의 실리사이드 면적을 증가시킬 수 있어 해당 영역의 콘택 저항을 낮출 수 있다.
도 3a 내지 도 3e는 본 발명의 일 실시예에 따른 실리사이드막을 갖는 모스 트랜지스터의 제조 방법을 순차적으로 설명하기 위한 공정 순서도이다.
이들 도면을 참조하면, 본 발명의 일 실시예에 따른 실리사이드막을 갖는 모스 트랜지스터의 제조 공정은 다음과 같이 진행된다.
우선, 도 3a에 도시된 바와 같이, 반도체 기판(100)으로서 실리콘 기판에 활성 영역과 비활성 영역을 정의하는 소자 분리막(102)을 형성한다. 예를 들어, 기판(100)을 소정 깊이로 식각하여 트렌치를 형성하고, 트렌치를 채우는 절연 물질, HDP 산화막을 매립하고 화학적기계적연마(CMP) 공정으로 절연 물질을 연마하여 소자 분리막(102)을 형성한다.
소자 분리막(102)이 형성된 기판(100) 전면에 절연층, 예를 들어 실리콘 산화막(SiO2)을 약 100Å 정도 증착하고, 그 위에 게이트 도전막, 예를 들어 불순물이 도핑된 도프트 폴리실리콘을 약 3000Å 정도 증착한다. 여기서, 게이트 도전막은 불순물이 도핑된 폴리실리콘 이외에, 실리콘게르마늄(SiGe), 코발트(Co), 텅스텐(W), 티타늄(Ti), 니켈(Ni), 탄탈륨(Ta), 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN) 중에서 어느 하나, 또는 이의 복합물로 구성될 수 있다.
사진 공정을 진행하여 게이트 도전막에 게이트 영역을 정의하는 포토레지스 트 패턴(미도시됨)을 형성하고, 이 패턴에 의해 드러난 게이트 도전막을 건식 식각, 예를 들어 반응성 이온 식각(RIE)하여 게이트 전극(106)을 형성하고, 그 아래의 절연층또한 건식 식각하여 게이트 절연막(104)을 형성한다. 그리고 에슁 공정으로 포토레지스트 패턴을 제거한다.
그리고 도 3b에 도시된 바와 같이, 습식 식각 공정을 진행하여 소자 분리막을 일정 깊이로 식각하되, 기판(100) 높이보다 낮아지도록 식각한다. 이와 같이 기판(100) 표면 높이보다 낮게 식각된 소자 분리막(102a)에 의해 소자 분리막 에지 부근의 기판 활성 영역 면적이 증가하게 된다.
도면에 도시되지 않았지만, 게이트 전극(106)을 이온 주입 마스크로 이용하여 저농도 이온주입 공정(예를 들어, n형 도펀트를 저농도로 이온 주입)을 실시하여 게이트 전극(106)과 소자 분리막(102a) 사이의 기판내에 LDD 영역(미도시됨)을 형성한다.
도 3c에 도시된 바와 같이, 기판(100) 전면에 절연 물질, 예를 들어 실리콘 질화막(SiN) 또는 실리콘 산화질화막(SiON)을 증착하고 이를 건식 식각, 예를 들어 반응성 이온 식각(RIE)하여 게이트 전극(106) 측벽에 스페이서(108)를 형성한다.
계속해서 실리콘 에피택셜 성장 공정을 진행하여, 게이트 전극(106)의 실리콘을 에피택셜 성장시키면서, 스페이서(108)와 소자 분리막(102a)에 의해 드러난 기판활성 영역의 실리콘을 에피택셜 성장시켜서 각각의 부위에 에피택셜 성장막(109)을 형성한다. 이러한 실리콘 에피택셜 성장 공정에 의해, 기판의 활성 영역 면적이 보다 증가하게 된다.
그 다음, 도 3d에 도시된 바와 같이, 스페이서(108) 및 게이트 전극(106)을 이온 주입 마스크로 이용하여 고농도 이온주입 공정(예를 들어, n형 도펀트를 고농도로 이온 주입)을 실시하여 소오스/드레인 영역(110)을 형성한다.
계속해서 도 3e에 도시된 바와 같이, 모스 트랜지스터 등의 반도체 소자가 형성된 기판(100) 전면에 실리사이드 금속 물질, 예를 들어 티타늄(Ti)을 증착하고 이를 열처리 공정을 실시하여 게이트 전극(106) 및 소오스/드레인 영역(110) 상부면에 각각 실리사이드막(112)을 형성한다. 여기서, 실리사이드 금속 물질은 예를 들어, 코발트(Co), 티타늄(Ti), 니켈(Ni), 텅스텐(W), Pt(백금), Hf(하프늄), Pd(팔라듐) 등의 희토류 금속 또는 이들의 합금 중에서 어느 하나의 금속으로 이루어진다. 그리고, 실리사이드막(112)은 예를 들어, 텅스텐 실리사이드(WSi2), 티타늄 실리사이드(TiSi2), 코발트 실리사이드(CoSi) 등이 될 수 있다.
이후, 세정 등의 공정으로 실리사이드화되지 않은 금속 물질을 제거한다.
그러므로, 본 발명의 일 실시예에 따른 실리사이드막을 갖는 모스 트랜지스 터 제조 공정은, 게이트 전극(106) 및 스페이서(108)를 형성하고, 소자 분리막을 기판(100) 표면 높이보다 낮게 일정 깊이 식각(102a)하고, 기판의 활성 영역을 에피택셜 성장시켜 기판의 활성 영역 면적을 증가시키고, 이후 증가된 기판의 활성 영역인 소오스/드레인 영역에 실리사이드막을 형성함으로써 소오스/드레인 영역의 실리사이드 면적을 증가시킬 수 있어 해당 소오스/드레인 영역의 콘택 저항을 낮출 수 있다.
도 4a 내지 도 4f는 본 발명의 다른 실시예에 따른 실리사이드막을 갖는 모스 트랜지스터의 제조 방법을 순차적으로 설명하기 위한 공정 순서도이다.
이들 도면을 참조하면, 본 발명의 다른 실시예에 따른 실리사이드막을 갖는 모스 트랜지스터의 제조 공정은 다음과 같이 진행된다.
우선, 도 4a에 도시된 바와 같이, 반도체 기판(100)으로서 실리콘 기판에 활성 영역과 비활성 영역을 정의하는 소자 분리막(102)을 형성한다. 예를 들어, 기판(100)을 소정 깊이로 식각하여 트렌치를 형성하고, 트렌치를 채우는 절연 물질, HDP 산화막을 매립하고 화학적기계적연마(CMP) 공정으로 절연 물질을 연마하여 소자 분리막(102)을 형성한다.
도 4b에 도시된 바와 같이, 습식 식각 공정을 진행하여 소자 분리막을 일정 깊이로 식각하되, 기판(100) 표면 높이보다 낮아지도록 식각한다. 이와 같이 기판(100) 표면 높이보다 낮게 식각된 소자 분리막(102a)에 의해 소자 분리막 에지 부근의 기판 활성 영역 면적이 식각하기 이전보다 증가하게 된다.
이어서 도 4c에 도시된 바와 같이, 실리콘 에피택셜 성장 공정을 진행하여, 식각된 소자 분리막(102a)에 의해 드러난 기판 활성 영역의 실리콘을 에피택셜 성장시켜 에피택셜 성장막(109)을 형성한다. 이러한 실리콘 에피택셜 성장 공정에 의해, 기판의 활성 영역 면적이 보다 증가하게 된다.
계속해서 도 4d에 도시된 바와 같이, 에피택셜 성장막(109)을 갖는 기판(100) 전면에 절연층, 예를 들어 실리콘 산화막(SiO2)을 약 100Å 정도 증착하고, 그 위에 게이트 도전막, 예를 들어 불순물이 도핑된 도프트 폴리실리콘을 약 3000Å 정도 증착한다. 여기서, 게이트 도전막은 불순물이 도핑된 폴리실리콘 이외에, 실리콘게르마늄(SiGe), 코발트(Co), 텅스텐(W), 티타늄(Ti), 니켈(Ni), 탄탈륨(Ta), 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN) 중에서 어느 하나, 또는 이의 복합물로 구성될 수 있다.
사진 공정을 진행하여 게이트 도전막에 게이트 영역을 정의하는 포토레지스트 패턴(미도시됨)을 형성하고, 이 패턴에 의해 드러난 게이트 도전막을 건식 식각, 예를 들어 반응성 이온 식각(RIE)하여 게이트 전극(106)을 형성하고, 그 아래의 절연층 또한 건식 식각하여 게이트 절연막(104)을 형성한다. 그리고 에슁 공정으로 포토레지스트 패턴을 제거한다.
도면에 도시되지 않았지만, 게이트 전극(106)을 이온 주입 마스크로 이용하여 저농도 이온주입 공정(예를 들어, n형 도펀트를 저농도로 이온 주입)을 실시하여 게이트 전극(106)과 소자 분리막(102a) 사이의 기판(100) 및 에피택셜 성장막(109)내에 LDD 영역(미도시됨)을 형성한다.
이어서 도 4e에 도시된 바와 같이, 기판(100) 전면에 절연 물질, 예를 들어 실리콘 질화막(SiN) 또는 실리콘 산화질화막(SiON)을 증착하고 이를 건식 식각, 예를 들어 반응성 이온 식각(RIE)하여 게이트 전극(106) 측벽에 스페이서(108)를 형성한다.
그 다음, 스페이서(108) 및 게이트 전극(106)을 이온 주입 마스크로 이용하여 고농도 이온주입 공정(예를 들어, n형 도펀트를 고농도로 이온 주입)을 실시하 여 스페이서(108)와 소자 분리막(102a) 사이의 기판(100) 및 에피택셜 성장막(109)내에 소오스/드레인 영역(110)을 형성한다.
계속해서 도 4f에 도시된 바와 같이, 모스 트랜지스터 등의 반도체 소자가 형성된 기판(100) 전면에 실리사이드 금속 물질, 예를 들어 티타늄(Ti)을 증착하고 이를 열처리 공정을 실시하여 게이트 전극(106) 및 소오스/드레인 영역(110) 상부면에 각각 실리사이드막(112)을 형성한다. 여기서, 실리사이드 금속 물질은 예를 들어, 코발트(Co), 티타늄(Ti), 니켈(Ni), 텅스텐(W), Pt(백금), Hf(하프늄), Pd(팔라듐) 등의 희토류 금속 또는 이들의 합금 중에서 어느 하나의 금속으로 이루어진다. 그리고, 실리사이드막(112)은 예를 들어, 텅스텐 실리사이드(WSi2), 티타늄 실리사이드(TiSi2), 코발트 실리사이드(CoSi) 등이 될 수 있다.
이후, 세정 등의 공정으로 실리사이드화되지 않은 금속 물질을 제거한다.
그러므로, 본 발명의 다른 실시예에 따른 실리사이드막을 갖는 모스 트랜지스 터 제조 공정은, 게이트 전극(106)을 형성하기 전에, 소자 분리막을 기판(100) 표면 높이보다 낮게 일정 깊이 식각(102a)하고, 기판의 활성 영역을 에피택셜 성장시켜 기판의 활성 영역 면적을 증가시키고, 이후 증가된 기판의 활성 영역인 소오스/드레인 영역에 실리사이드막을 형성함으로써 소오스/드레인 영역의 실리사이드 면적을 증가시킬 수 있어 해당 소오스/드레인 영역의 콘택 저항을 낮출 수 있다.
상기한 바와 같이, 본 발명은 게이트 전극을 형성하기 전 또는 후에 소자 분 리막을 일정 깊이 식각함으로써 식각된 소자 분리막의 에지에 의해 활성 영역 면적이 증가되어 기판의 활성 영역인 소오스/드레인 영역에 형성되는 실리사이드막 면적을 증가시킬 수 있다.
또한, 본 발명은 소자 분리막을 식각한 후에 기판의 실리콘을 에피택셜 성장시켜 기판의 활성 영역 면적을 보다 증가시킴으로써 소오스/드레인 영역의 실리사이드막 면적을 증가시킬 수 있다.
그러므로, 본 발명은 소오스/드레인 영역의 콘택 저항을 낮출 수 있어 반도체 소자의 동작 속도를 향상시킬 수 있는 효과가 있다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.

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  8. 실리사이드막을 갖는 모스 트랜지스터의 제조 방법에 있어서,
    반도체 기판에 소자 분리막을 형성하는 단계와,
    상기 소자 분리막에 의해 드러난 기판의 활성 영역 상부에 에피택셜 성장막을 형성하는 단계와,
    상기 에피택셜 성장막 상부에 게이트 절연막 및 게이트 전극을 순차 적층시키는 단계와,
    상기 기판 표면보다 일정 깊이로 낮게 소자 분리막을 식각하는 단계와,
    상기 게이트 전극 측벽에 스페이서를 형성하는 단계와,
    상기 스페이서와 상기 소자 분리막 사이의 기판 및 에피택셜 성장막 내에 소오스/드레인 영역을 형성하는 단계와,
    상기 에피택셜 성장막에 실리사이드막을 형성하는 단계
    를 포함하는 실리사이드막을 갖는 모스 트랜지스터 제조 방법.
  9. 삭제
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