KR100800164B1 - Method for forming dual poly gate of semiconductor device - Google Patents

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Abstract

A method for forming a dual poly gate of a semiconductor device is provided to increase a threshold voltage and to improve device property and reliability by forming a high concentration P+ poly silicon layer at a recessed substrate in a cell region. A gate dielectric(110) is formed on the semiconductor substrate(100) divided into a cell region and a peripheral region including a PMOS and an NMOS forming regions. A first undoped polysilicon layer with a uniform thickness is formed on the gate dielectric. Germanium ion is selectively ion-implanted into the first poly silicon layer of the cell region and the PMOS forming region of the peripheral region. A P-type impurity is selectively ion-implanted into the first polysilicon layer of the cell region and the PMOS forming region of the peripheral region on which the germanium ion is implanted. A second polysilicon layer(140) on which P-type impurity is implanted with a low concentration, is formed on the first polysilicon layer on which the P type impurity is partially ion-implanted. An N-type impurity is selectively ion-implanted with a high concentration into the second and first polysilicon layers of the NMOS region of the peripheral region. A metal-based layer(160) and a hard mask layer(170) are formed in turn on the second polysilicon layer. The hard mask layer, the metal-based layer, the second polysilicon layer, the first polysilicon layer, and the gate dielectric are etched.

Description

반도체 소자의 듀얼 폴리 게이트 형성방법{METHOD FOR FORMING DUAL POLY GATE OF SEMICONDUCTOR DEVICE}TECHNICAL FOR FORMING DUAL POLY GATE OF SEMICONDUCTOR DEVICE

도 1a 내지 도 1h는 본 발명의 실시예에 따른 반도체 소자의 듀얼 게이트 형성방법을 설명하기 위한 공정별 단면도.1A to 1H are cross-sectional views illustrating processes of forming a dual gate of a semiconductor device according to an exemplary embodiment of the present invention.

도 2는 폴리실리콘막 내의 게르마늄 이온 농도에 따른 활성화된 P형 불순물의 농도를 도시한 그래프.2 is a graph showing the concentration of activated P-type impurities according to the germanium ion concentration in the polysilicon film.

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

100 : 반도체 기판 105 : 소자분리막100 semiconductor substrate 105 device isolation film

110 : 게이트절연막 120 : 비도핑된 제1폴리실리콘막110: gate insulating film 120: undoped first polysilicon film

125 : 제1마스크패턴 130 : 고농도 P+ 폴리실리콘막125: first mask pattern 130: high concentration P + polysilicon film

135 : 고농도 N+ 폴리실리콘막 140 : 제2폴리실리콘막135: high concentration N + polysilicon film 140: second polysilicon film

150 : 저농도 N+ 폴리실리콘막 160 : 금속계막150: low concentration N + polysilicon film 160: metal film

170 : 하드마스크막170: hard mask

본 발명은 반도체 소자의 듀얼 폴리 게이트(Dual Poly Gate) 형성방법에 관한 것으로, 보다 상세하게는, 소자 특성 및 신뢰성을 개선하고 제조 수율을 향상시킬 수 있는 반도체 소자의 듀얼 폴리 게이트 형성방법에 관한 것이다.The present invention relates to a method of forming a dual poly gate of a semiconductor device, and more particularly, to a method of forming a dual poly gate of a semiconductor device capable of improving device characteristics and reliability and improving manufacturing yield. .

주지된 바와 같이, 모스팻(MOSFET) 소자의 게이트는 도전막으로서 통상 폴리실리콘막을 사용해왔다. 이것은 상기 폴리실리콘막이 고융점, 박막 형성의 용이성, 라인 패턴의 용이성, 산화 분위기에 대한 안정성, 및 평탄한 표면 형성 등과 같은 게이트로서 요구되는 물성을 충분히 만족시키기 때문이다. 또한, 실제 모스팻 소자에 있어서, 폴리실리콘 게이트는 인(P), 비소(As) 및 보론(B) 등의 도펀트(Dopant)를 함유함으로써, 낮은 저항값을 구현하고 있다. As is well known, a gate of a MOSFET device has usually used a polysilicon film as the conductive film. This is because the polysilicon film satisfies physical properties required as a gate such as high melting point, ease of thin film formation, ease of line pattern, stability to an oxidizing atmosphere, and flat surface formation. In addition, in the MOSFET, the polysilicon gate contains a dopant such as phosphorus (P), arsenic (As), and boron (B), thereby realizing a low resistance value.

그리고, 씨모스(CMOS) 소자는 셀 영역 및 엔모스(NMOS)와 피모스(PMOS) 영역에서 모두 N+ 폴리실리콘 게이트를 형성하여 왔는데, 이 경우, 엔모스 소자는 표면 채널(Surface Channel) 특성을 갖는 반면, 피모스 소자는 카운트 도핑(Count Doping)에 의해 매몰 채널(Buried Channel) 특성을 갖는다.In addition, CMOS devices have formed N + polysilicon gates in both the cell region and the NMOS and PMOS regions. In this case, the NMOS device has a surface channel characteristic. On the other hand, the PMOS device has a buried channel characteristic by count doping.

한편, 반도체 소자의 고집적화 추세에 따라 게이트 전극의 폭, 예컨대, 게이트의 반-피치(Half-Pitch)가 100nm 이하로 좁아지게 되면, 표면 채널 특성을 갖는 엔모스 소자와 달리 피모스 소자는 매몰 채널 특성에 의해 단채널효과(Short Channel Effect)가 심화된다는 단점이 있다.Meanwhile, when the width of the gate electrode, for example, the half-pitch of the gate is narrowed to 100 nm or less according to the trend of higher integration of semiconductor devices, unlike the NMOS device having the surface channel characteristic, the PMOS device is a buried channel. There is a disadvantage in that the short channel effect is intensified by the characteristics.

이에 따라, 근래에는 엔모스 영역에는 인(P)이 도핑된 N+ 폴리 게이트를, 그 리고, 피모스 영역에는 보론(B)이 도핑된 P+ 폴리 게이트를 형성하는 듀얼 폴리 게이트 형성방법이 이용되고 있으며, 이러한 듀얼 폴리 게이트 형성방법의 경우, 엔모스 및 피모스 소자 모두 표면 채널 특성을 가지므로 상기 매몰 채널로 인한 단점이 해결된다. Accordingly, in recent years, a dual poly gate forming method of forming an N + poly gate doped with phosphorus (P) in the NMOS region and a P + poly gate doped with boron (B) in the PMOS region has been used. In the case of the dual poly gate forming method, both NMOS and PMOS devices have surface channel characteristics, thereby solving the disadvantages of the buried channel.

이하에서는, 종래 기술에 따른 반도체 소자의 듀얼 폴리 게이트 형성방법을 간략하게 설명하도록 한다.Hereinafter, the dual poly gate forming method of the semiconductor device according to the prior art will be briefly described.

먼저, 셀 영역 및 피모스와 엔모스 형성 영역으로 구획된 반도체 기판의 상기 셀 영역을 식각하여 게이트 형성 영역을 리세스시킨 후, 기판 전면 상에 게이트절연막을 증착한다. First, the cell region and the cell region of the semiconductor substrate partitioned into PMOS and NMOS formation regions are etched to recess the gate formation region, and then a gate insulating film is deposited on the entire surface of the substrate.

이어서, 상기 게이트절연막 상에 폴리실리콘막을 증착한 다음, 셀 영역과 피모스 형성 영역에만 선택적으로 P형 이온주입을 수행하여 P+ 폴리실리콘막을 형성하고, 그리고 나서, 엔모스 형성 영역에만 선택적으로 N형 이온주입을 수행하여 N+ 폴리실리콘막을 형성한다.Subsequently, a polysilicon film is deposited on the gate insulating film, and then P-type ion implantation is selectively performed only in the cell region and the PMOS formation region to form a P + polysilicon layer, and then selectively N in the NMOS formation region. Type ion implantation is performed to form an N + polysilicon film.

다음으로, 상기 P+ 폴리실리콘막과 N+ 폴리실리콘막 상에 금속계막 및 하드마스크을 형성한 후, 상기 하드마스크막, 금속계막, P+ 폴리실리콘막과 N+ 폴리실리콘막 및 게이트절연막을 패터닝하여 기판 셀 영역과 피모스 형성 영역에 P+ 폴리 게이트를 형성함과 아울러 엔모스 영역에 N+ 폴리 게이트를 형성한다.Next, patterning of the P + polysilicon film and the N + polysilicon film-phase metal-film formation and a hard MASK after, the hard mask film, a metallic film, a P + polysilicon film and the N + polysilicon layer and the gate insulating film As a result, a P + poly gate is formed in the substrate cell region and the PMOS forming region, and an N + poly gate is formed in the NMOS region.

그러나, 이 경우에는 셀 영역의 리세스된 기판 부분까지 이온주입이 제대로 수행되지 않아 P+ 폴리실리콘막 상부에는 고농도 폴리실리콘막이 형성되는 반면, 리세스된 기판 부분에서는 저농도의 폴리실리콘막이 형성되며, 이 때문에, 트랜지스터의 문턱전압이 감소하여 소자 특성 및 신뢰성이 저하된다.However, in this case, ion implantation is not performed properly to the recessed substrate portion of the cell region, so that a high concentration polysilicon film is formed on the P + polysilicon film, whereas a low concentration polysilicon film is formed on the recessed substrate portion. For this reason, the threshold voltage of the transistor is reduced, resulting in deterioration of device characteristics and reliability.

한편, 상기 리세스된 기판 부분에서 고농도의 폴리실리콘막을 형성하기 위해, 상기 P+ 폴리실리콘막을 형성하기 위한 이온주입을 높은 도우즈로 수행하는 방법이 제안된 바 있다.Meanwhile, in order to form a high concentration polysilicon film in the recessed substrate portion, a method of performing ion implantation for forming the P + polysilicon film with a high dose has been proposed.

하지만, 상기 높은 도우즈로 이온주입을 수행하기 위해서는 많은 공정 시간이 소요되므로 반도체 소자의 제조 수율이 저하되며, 또한, 높은 도우즈로 수행되는 이온주입으로 인해 불순물의 침투가 심화되어 트랜지스터의 문턱전압이 변하고 게이트절연막의 신뢰성이 저하된다.However, since the process takes a long time to perform the ion implantation with the high dose, the manufacturing yield of the semiconductor device is reduced, and also the infiltration of impurities due to the ion implantation performed with a high dose deepens the threshold voltage of the transistor This changes and the reliability of the gate insulating film is lowered.

따라서, 본 발명은 듀얼 폴리 게이트(Dual Poly Gate)의 형성시 셀 영역의 리세스된 기판 부분에서 P+ 폴리실리콘의 농도를 증가시킴과 아울러 소자 특성 및 신뢰성을 개선할 수 있는 반도체 소자의 듀얼 폴리 게이트 형성방법을 제공한다.Accordingly, the present invention increases the concentration of P + polysilicon in the recessed substrate portion of the cell region when forming a dual poly gate, and also improves the characteristics and reliability of the device. Provided is a gate forming method.

또한, 본 발명은 듀얼 폴리 게이트(Dual Poly Gate)의 형성시 셀 영역의 리세스된 기판 부분에서 P+ 폴리실리콘의 농도를 증가시킴과 아울러 제조 수율을 향상시킬 수 있는 반도체 소자의 듀얼 폴리 게이트 형성방법을 제공한다.In addition, the present invention increases the concentration of P + polysilicon in the recessed substrate portion of the cell region when forming the dual poly gate, and also forms the dual poly gate of the semiconductor device, which can improve the manufacturing yield. Provide a method.

일 실시예에 있어서, 반도체 소자의 듀얼 폴리 게이트 형성방법은, 게이트 형성 영역이 리세스된 셀 영역과 피모스 및 엔모스 형성 영역을 포함하는 주변회로 영역으로 구획된 반도체 기판 상에 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 균일한 두께로 비도핑된 제1폴리실리콘막을 형성하는 단계; 상기 셀 영역과 주변회로 영역의 피모스 형성 영역의 제1폴리실리콘막 부분 내에 선택적으로 게르마늄 이온을 이온주입하는 단계; 상기 게르마늄 이온이 이온주입된 셀 영역과 주변회로 영역의 피모스 형성 영역의 제1폴리실리콘막 부분 내에 선택적으로 P형 불순물을 이온주입하는 단계; 상기 P형 불순물이 부분적으로 이온주입된 제1폴리실리콘막 상에 P형 불순물이 저농도로 이온주입된 제2폴리실리콘막을 형성하는 단계; 상기 주변회로 영역의 엔모스 영역의 제2 및 제1폴리실리콘막 내에 선택적으로 N형 불순물을 고농도 이온주입하는 단계; 상기 제2폴리실리콘막 상에 금속계막 및 하드마스크막을 차례로 형성하는 단계; 및 상기 하드마스크막, 금속계막, 제2폴리실리콘막, 제1폴리실리콘막 및 게이트절연막을 식각하는 단계;를 포함한다.In one embodiment, a method of forming a dual poly gate of a semiconductor device includes forming a gate insulating film on a semiconductor substrate in which the gate formation region is divided into a recessed cell region and a peripheral circuit region including a PMOS and an NMOS formation region. Doing; Forming a first polysilicon film undoped with a uniform thickness on the gate insulating film; Selectively implanting germanium ions into a portion of the first polysilicon film of the PMOS forming region of the cell region and the peripheral circuit region; Selectively implanting P-type impurities into the first polysilicon film portion of the PMOS forming region of the cell region into which the germanium ions are implanted and the peripheral circuit region; Forming a second polysilicon film ion-implanted with a low concentration of P-type impurities on the first polysilicon film partially ion-implanted with the P-type impurity; Selectively implanting high concentration ion into the second and first polysilicon films of the NMOS region of the peripheral circuit region; Sequentially forming a metal-based film and a hard mask film on the second polysilicon film; And etching the hard mask layer, the metal layer, the second polysilicon layer, the first polysilicon layer, and the gate insulating layer.

여기서, 상기 비도핑된 제1폴리실리콘막은 100∼300Å의 두께로 형성한다.Here, the undoped first polysilicon film is formed to a thickness of 100 ~ 300Å.

상기 비도핑된 제1폴리실리콘막 부분 내에 선택적으로 게르마늄 이온을 이온주입하는 단계는, 틸트(Tilt)를 주면서, 1.0×1015∼5.0×1015이온/cm2의 도우즈로 수행한다.The ion implantation of germanium ions selectively into the undoped first polysilicon film portion may be performed with a dose of 1.0 × 10 15 to 5.0 × 10 15 ions / cm 2 while giving a tilt.

상기 제1폴리실리콘막 부분 내에 선택적으로 P형 불순물을 이온주입하는 단 계는, 틸트(Tilt)를 주면서, 1.0×1015∼2.0×1015이온/cm2의 도우즈로 수행한다.The step of selectively implanting P-type impurities into the first polysilicon film portion is performed with a dose of 1.0 × 10 15 to 2.0 × 10 15 ions / cm 2 while giving a tilt.

다른 실시예에 있어서, 반도체 소자의 듀얼 폴리 게이트 형성방법은, 게이트 형성 영역이 리세스된 셀 영역과 피모스 및 엔모스 형성 영역을 포함하는 주변회로 영역으로 구획된 반도체 기판 상에 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 균일한 두께로 비도핑된 게르마늄막을 형성하는 단계; 상기 셀 영역과 주변회로 영역의 피모스 형성 영역의 비도핑된 게르마늄막 부분 내에 선택적으로 게르마늄 이온을 이온주입하는 단계; 상기 게르마늄 이온이 이온주입된 셀 영역과 주변회로 영역의 피모스 형성 영역의 게르마늄막 부분 내에 선택적으로 P형 불순물을 이온주입하는 단계; 상기 P형 불순물이 부분적으로 이온주입된 게르마늄막 상에 P형 불순물이 저농도로 이온주입된 폴리실리콘막을 형성하는 단계; 상기 주변회로 영역의 엔모스 영역의 게르마늄막 및 폴리실리콘막 내에 선택적으로 N형 불순물을 고농도 이온주입하는 단계; 상기 폴리실리콘막 상에 금속계막 및 하드마스크막을 차례로 형성하는 단계; 및 상기 하드마스크막, 금속계막, 폴리실리콘막, 게르마늄막 및 게이트절연막을 식각하는 단계;를 포함한다.In another embodiment, the method of forming a dual poly gate of a semiconductor device includes forming a gate insulating film on a semiconductor substrate in which the gate forming region is divided into a recessed cell region and a peripheral circuit region including a PMOS and an NMOS forming region. Doing; Forming a germanium film undoped with a uniform thickness on the gate insulating film; Selectively implanting germanium ions into the undoped germanium film portion of the PMOS formation region of the cell region and the peripheral circuit region; Selectively implanting P-type impurities into the germanium film portion of the PMOS formation region of the cell region into which the germanium ions are implanted and the peripheral circuit region; Forming a polysilicon film in which the P-type impurity is ion-implanted on the germanium film partially implanted with the P-type impurity; Selectively implanting N-type impurities into the germanium film and the polysilicon film in the NMOS region of the peripheral circuit region; Sequentially forming a metal-based film and a hard mask film on the polysilicon film; And etching the hard mask layer, the metal layer, the polysilicon layer, the germanium layer, and the gate insulating layer.

여기서, 상기 비도핑된 게르마늄막은 100∼300Å의 두께로 형성한다.Here, the undoped germanium film is formed to a thickness of 100 ~ 300Å.

상기 비도핑된 게르마늄막 부분 내에 선택적으로 게르마늄 이온을 이온주입하는 단계는, 틸트(Tilt)를 주면서, 1.0×1015∼5.0×1015이온/cm2의 도우즈로 수행한다.Selectively implanting germanium ions into the undoped germanium film portion is performed with a dose of 1.0 × 10 15 to 5.0 × 10 15 ions / cm 2 while giving a tilt.

상기 게르마늄막 부분 내에 선택적으로 P형 불순물을 이온주입하는 단계는, 틸트(Tilt)를 주면서, 1.0×1015∼2.0×1015이온/cm2의 도우즈로 수행한다.The ion implantation of the P-type impurity selectively into the germanium film portion may be performed with a dose of 1.0 × 10 15 to 2.0 × 10 15 ions / cm 2 while giving a tilt.

(실시예)(Example)

이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명은, 셀 영역이 리세스된 반도체 기판 상에 얇은 두께의 비도핑된 폴리실리콘막을 증착한 다음, 상기 셀 영역과 피모스 형성 영역에 증착된 비도핑된 폴리실리콘막 부분에 대해 게르마늄(Ge) 이온주입을 수행하고, 그리고 나서, P형 이온주입을 수행해서 셀 영역과 피모스 형성 영역에 증착된 비도핑된 폴리실리콘막 부분을 고농도로 이온주입된 제1P+ 폴리실리콘막으로 전환시킨다.According to an embodiment of the present invention, a thin undoped polysilicon film is deposited on a semiconductor substrate in which a cell region is recessed, and then germanium (Ge) is applied to a portion of the undoped polysilicon film deposited in the cell region and the PMOS formation region. Ion implantation, and then P-type implantation is performed to convert the undoped polysilicon film portion deposited in the cell region and the PMOS formation region into a highly implanted 1P + polysilicon film.

계속해서, 상기 제1P+ 폴리실리콘막과 비도핑된 폴리실리콘막 상에 상기 제1P+ 폴리실리콘막 보다 저농도로 도핑된 제2P+ 폴리실리콘막을 증착한 후, 엔모스 형성 영역에만 선택적으로 N형 이온주입을 수행해서 엔모스 형성 영역에 증착된 저농도의 제2P+ 폴리실리콘막과 비도핑된 폴리실리콘막 부분을 N+ 폴리실리콘막으로 전환시킨다. Subsequently, the first 1P + polysilicon layer and undoped poly-doped at a low concentration than the silicon film on the first 1P + polysilicon film of claim 2P + polysilicon is deposited film is then NMOS forming region only optionally N-type Ion implantation is performed to convert the low concentration of the 2P + polysilicon film and the undoped polysilicon film portion deposited in the NMOS formation region into an N + polysilicon film.

이렇게 하면, 상기 폴리실리콘막 내의 게르마늄 이온 농도가 증가함에 따라, 폴리실리콘막 내의 활성화된 P형 불순물의 농도가 증가하므로, 상기 P형 이온주입을 종래보다 낮은 도우즈로 수행하여도 셀 영역의 리세스된 기판 부분에서 P+ 폴리 실리콘의 농도를 증가시킬 수 있다.In this case, as the concentration of germanium ions in the polysilicon film increases, the concentration of activated P-type impurities in the polysilicon film increases, so even if the P-type implantation is performed at a lower dose than before, It is possible to increase the concentration of P + polysilicon in the recessed substrate portion.

따라서, 본 발명은 상기 셀 영역의 리세스된 기판 부분에 고농도로 도핑된 P+ 폴리실리콘막을 형성함으로써, 소자 특성 및 신뢰성을 개선할 수 있으며, 또한, 상기 셀 영역의 리세스된 기판 부분에 고농도로 도핑된 P+ 폴리실리콘막을 형성하기 위해 높은 도우즈로 이온주입을 수행할 필요가 없으므로 반도체 소자의 제조 수율을 향상시킬 수 있다.Therefore, the present invention can improve the device characteristics and reliability by forming a highly doped P + polysilicon film in the recessed substrate portion of the cell region, and also has a high concentration in the recessed substrate portion of the cell region. Since it is not necessary to perform ion implantation with a high dose to form the P + polysilicon film doped with, it is possible to improve the manufacturing yield of the semiconductor device.

도 1a 내지 도 1h는 본 발명의 실시예에 따른 반도체 소자의 듀얼 게이트 형성방법을 설명하기 위한 공정별 단면도이다.1A to 1H are cross-sectional views illustrating processes of forming a dual gate of a semiconductor device according to an exemplary embodiment of the present invention.

도 1a를 참조하면, 게이트 형성 영역을 갖는 셀 영역과 피모스 및 엔모스 형성 영역을 갖는 주변회로 영역으로 구획된 반도체 기판(100) 내에 소자분리막(105)을 형성하고, 상기 기판(100) 셀 영역의 게이트 형성 영역을 리세스한다. 그 다음, 상기 기판(100) 결과물 상에 게이트절연막(110)을 형성한다. Referring to FIG. 1A, an isolation layer 105 is formed in a semiconductor substrate 100 partitioned into a cell region having a gate formation region and a peripheral circuit region having a PMOS and an NMOS formation region, and the cell of the substrate 100 is formed. The gate forming region of the region is recessed. Next, a gate insulating layer 110 is formed on the substrate 100.

도 1b를 참조하면, 상기 게이트절연막(110) 상에 균일한 두께, 바람직하게는, 100∼300Å 정도의 두께로 비도핑된 제1폴리실리콘막(120)을 형성한다.Referring to FIG. 1B, a first polysilicon layer 120 undoped is formed on the gate insulating layer 110 to have a uniform thickness, preferably, about 100 to about 300 microns.

도 1c를 참조하면, 상기 비도핑된 제1폴리실리콘막(120) 상에 셀 영역과 주변회로 영역의 피모스 형성 영역을 노출시키는 제1마스크패턴(125)을 형성한 다음, 상기 제1마스크패턴(125)에 의해 노출된 제1폴리실리콘막(120) 부분 내에 선택적으로 게르마늄 이온을 이온주입한다. 상기 게르마늄 이온의 이온주입은 상기 셀 영역의 리세스된 기판(100) 부분까지 이온주입이 원활히 일어나도록 틸트(Tilt)를 주면 서, 1.0×1015∼5.0×1015이온/cm2 정도의 도우즈로 수행한다.Referring to FIG. 1C, a first mask pattern 125 is formed on the undoped first polysilicon layer 120 to expose a PMOS formation region of a cell region and a peripheral circuit region, and then the first mask. Germanium ions are selectively implanted into portions of the first polysilicon film 120 exposed by the pattern 125. The ion implantation of the germanium ions is about 1.0 × 10 15 to 5.0 × 10 15 ions / cm 2 while giving a tilt to smoothly implant the ion into the recessed substrate 100 in the cell region. To run.

도 1d를 참조하면, 상기 게르마늄 이온이 이온주입된 셀 영역과 주변회로 영역의 피모스 형성 영역의 제1폴리실리콘막(120) 부분 내에 선택적으로 P형 불순물을 이온주입하여 고농도 P+ 폴리실리콘막(130)을 형성한다. 이때, 상기 P형 불순물의 이온주입은 상기 셀 영역의 리세스된 기판(100) 부분까지 이온주입이 원활히 일어나도록 틸트(Tilt)를 주면서 수행하며, 종래보다 낮은 1.0×1015∼2.0×1015이온/cm2 정도의 도우즈로 수행한다.Referring to FIG. 1D, a high concentration P + polysilicon film is formed by selectively implanting P-type impurities into a portion of the first polysilicon film 120 in the PMOS formation region of the cell region where the germanium ion is implanted and the peripheral circuit region. 130 is formed. In this case, ion implantation of the P-type impurity is performed while giving a tilt so that ion implantation smoothly occurs to the recessed substrate 100 in the cell region, and lower than 1.0 × 10 15 to 2.0 × 10 15. It is carried out with a dose of about ions / cm 2 .

여기서, 본 발명은 셀 영역이 리세스된 기판(100) 전면 상에 균일한 두께의 비도핑된 제1폴리실리콘막(120)을 증착한 다음, 상기 제1폴리실리콘막(120)에 대해 P형 불순물의 이온주입을 수행함으로써, 상기 셀 영역의 리세스된 기판(100) 부분에서 고농도 P+ 폴리실리콘막(130)을 형성할 수 있다.Herein, the present invention deposits the undoped first polysilicon film 120 having a uniform thickness on the entire surface of the substrate 100 where the cell region is recessed, and then, P is formed on the first polysilicon film 120. By performing ion implantation of the type impurity, a high concentration P + polysilicon layer 130 may be formed in the recessed substrate 100 in the cell region.

또한, 본 발명은 상기 P형 불순물의 이온주입을 수행하기 전에 게르마늄 이온의 이온주입을 먼저 수행함으로써, 제1폴리실리콘막(120) 내의 활성화된 P형 불순물의 농도를 증가시킬 수 있으며, 이를 통해, 상기 P형 불순물의 이온주입을 종래보다 낮은 도우즈로 수행할 수 있다.In addition, the present invention may first increase the concentration of the activated P-type impurities in the first polysilicon film 120 by performing ion implantation of germanium ions before the ion implantation of the P-type impurities, The ion implantation of the P-type impurity may be performed at a lower dose than before.

따라서, 본 발명은 상기 고농도 P+ 폴리실리콘막(130)을 형성하기 위한 이온주입시 소요되던 공정 시간을 감소시켜 반도체 소자의 제조 수율을 향상시킬 수 있 으며, 또한, 높은 도우즈로 수행되는 이온주입으로 인한 트랜지스터의 문턱전압이 변동 및 게이트절연막(110)의 신뢰성 저하를 방지할 수 있다.Therefore, the present invention can reduce the process time required for ion implantation to form the high concentration P + polysilicon film 130, thereby improving the yield of semiconductor device manufacturing, and also, the ions performed at high dose. The threshold voltage of the transistor due to the injection can be prevented from fluctuating and deteriorating the reliability of the gate insulating film 110.

도 1e를 참조하면, 상기 고농도 P+ 폴리실리콘막(130) 및 비도핑된 제1폴리실리콘막(120) 상에 P형 불순물이 저농도로 이온주입된 제2폴리실리콘막(140)을 형성한다. 여기서, 상기 제2폴리실리콘막(140) 내에는 상기 고농도 P+ 폴리실리콘막(130) 보다 P형 불순물이 상대적으로 낮은 농도로 도핑되어 있다.Referring to FIG. 1E, a second polysilicon film 140 is formed on the high concentration P + polysilicon film 130 and the undoped first polysilicon film 120 with low concentration of P-type impurities. . Here, the second polysilicon layer 140 is doped with a P-type impurity at a relatively lower concentration than the high concentration P + polysilicon layer 130.

도 1f를 참조하면, 상기 제2폴리실리콘막(140) 상에 기판(100) 주변회로 영역의 엔모스 형성 영역을 노출시키는 제2마스크패턴(도시안됨)을 형성한 다음, 상기 제2마스크패턴에 의해 노출된 제2 및 제1폴리실리콘막(120,140) 내에 선택적으로 N형 불순물을 고농도로 이온주입한다. 그리고 나서, 상기 제2마스크패턴을 제거한다.Referring to FIG. 1F, a second mask pattern (not shown) is formed on the second polysilicon layer 140 to expose the NMOS forming region of the peripheral circuit region of the substrate 100, and then the second mask pattern is formed. N-type impurities are selectively implanted into the second and first polysilicon films 120 and 140 exposed by the high concentration. Then, the second mask pattern is removed.

이때, 상기 이온주입을 통해 비도핑된 제1폴리실리콘막(120)은 고농도 N+ 폴리실리콘막(135)으로 전환되며, P형 불순물이 저농도로 도핑된 제2폴리실리콘막(140)은 상기 고농도 N+ 폴리실리콘막(135)에 비해 상대적으로 저농도를 갖는 N+ 폴리실리콘막(150)으로 전환된다.At this time, the first polysilicon film 120 undoped through the ion implantation is converted to a high concentration N + polysilicon film 135, the second polysilicon film 140 doped with a low concentration of the P-type impurities is It is converted to N + polysilicon film 150 having a relatively low concentration compared to the high concentration N + polysilicon film 135.

도 1g를 참조하면, 상기 제2폴리실리콘막(140) 및 저농도 N+ 폴리실리콘막(150) 상에 금속계막(160) 및 하드마스크막(170)을 차례로 증착한다. Referring to FIG. 1G, the metal based layer 160 and the hard mask layer 170 are sequentially deposited on the second polysilicon layer 140 and the low concentration N + polysilicon layer 150.

도 1h를 참조하면, 상기 하드마스크막(170), 금속계막(160), 고농도 N+ 폴리실리콘막(150), 제2폴리실리콘막(140), 저농도 N+ 폴리실리콘막(135), 고농도 P+ 폴리실리콘막(130) 및 게이트절연막(110)을 식각하여 듀얼 폴리 게이트를 형성한다.Referring to FIG. 1H, the hard mask layer 170, the metal layer 160, the high concentration N + polysilicon layer 150, the second polysilicon layer 140, the low concentration N + polysilicon layer 135, and the high concentration The P + polysilicon layer 130 and the gate insulating layer 110 are etched to form a dual poly gate.

즉, 기판(100) 셀 영역과 주변회로 영역의 피모스 형성 영역에는 기판(100) 부분에서는 고농도 P+ 폴리실리콘막(130)이 형성되고, 그 위에 상대적으로 저농도를 갖는 P+ 폴리실리콘막(140)이 형성된 피모스가 형성되며, 주변회로 영역의 엔모스 형성 영역에는 고농도 N+ 폴리실리콘막(135)과 상대적으로 저농도를 갖는 N+ 폴리실리콘막(150)이 형성된 엔모스가 형성된다.That is, a high concentration P + polysilicon film 130 is formed in a portion of the substrate 100 in the PMOS formation region of the cell region and the peripheral circuit region of the substrate 100, and a P + polysilicon film having a relatively low concentration thereon ( 140) is formed of PMOS is formed, in the peripheral circuit region NMOS forming region is formed with a high-concentration N + polysilicon film 135 and the relatively N + polysilicon film 150 is formed of NMOS having a low concentration.

여기서, 본 발명은 셀 영역의 리세스된 기판(100) 부분에서 고농도 P+ 폴리실리콘막(130)을 형성할 수 있으므로, 트랜지스터의 문턱전압이 증가되어 소자 특성 및 신뢰성을 개선할 수 있으며, 또한, 전계(Electric Field) 및 누설 전류(Leakage Current : LC)의 감소를 통해 셀 리플레쉬 타임(Cell Refresh Time)을 향상시킬 수 있다.Here, since the present invention can form a high concentration P + polysilicon film 130 in the recessed substrate 100 portion of the cell region, the threshold voltage of the transistor is increased to improve device characteristics and reliability. In addition, the cell refresh time may be improved by reducing the electric field and leakage current (LC).

또한, 본 발명은 상기 셀 영역의 리세스된 기판(100) 부분에서 고농도 P+ 폴리실리콘막(130)을 형성하기 전에 게르마늄 이온을 이온주입함으로써, 상기 고농도 P+ 폴리실리콘막(130)을 형성하기 위한 이온주입의 도우즈를 종래보다 낮출 수 있다.In addition, the present invention forms a high-concentration P + polysilicon film by 130 implanting germanium ions prior to the formation of the heavily doped P + polysilicon layer 130 in the recessed substrate 100 portion of the cell area The dose of ion implantation can be lowered than before.

도 2는 폴리실리콘막 내의 게르마늄 이온 농도에 따른 활성화된 P형 불순물의 농도를 도시한 그래프이다. 도시된 바와 같이, 폴리실리콘막 내의 게르마늄 이온 농도가 증가함에 따라, 활성화된 P형 불순물의 농도가 증가하므로, 종래보다 낮은 도우즈로 P형 불순물의 이온주입을 수행하여도 충분히 고농도 P+ 폴리실리콘막(130)을 형성할 수 있다.FIG. 2 is a graph showing the concentration of activated P-type impurities according to the concentration of germanium ions in the polysilicon film. As shown, as the concentration of germanium ions in the polysilicon film increases, the concentration of the activated P-type impurities increases, so that even if the ion implantation of the P-type impurities is performed at a lower dose than in the prior art, a sufficiently high concentration of P + polysilicon The film 130 may be formed.

따라서, 본 발명은 상기 고농도 P+ 폴리실리콘막(130)을 형성하기 위한 고농도 이온주입시 소요되던 공정 시간을 감소시킬 수 있으므로, 반도체 소자의 제조 수율을 향상시킬 수 있다.Therefore, the present invention can reduce the process time required for the implantation of high concentration ions for forming the high concentration P + polysilicon film 130, thereby improving the yield of manufacturing a semiconductor device.

한편, 전술한 본 발명의 일 실시예의 경우에는 게이트절연막(110) 상에 비핑된 제1폴리실리콘막(120)을 형성한 후에 상기 제1폴리실리콘막(120)에 대해 게르마늄 이온 및 P형 불순물을 이온주입하여 고농도 P+ 폴리실리콘막(130)을 형성하였지만, 본 발명의 다른 실시예로서 상기 비도핑된 제1폴리실리콘막(120) 대신에 비도핑된 게르마늄막을 형성한 후에 상기 게르마늄막에 대해 게르마늄 이온 및 P형 불순물을 이온주입하여 고농도 P+ 폴리실리콘막(130)을 형성하는 방법도 가능하다.Meanwhile, in the above-described exemplary embodiment of the present invention, germanium ions and P-type impurities are formed on the first polysilicon film 120 after the first polysilicon film 120 is formed on the gate insulating film 110. Ion implanted to form a high concentration P + polysilicon film 130, but in another embodiment of the present invention after forming the undoped germanium film instead of the undoped first polysilicon film 120 to the germanium film It is also possible to form a high concentration P + polysilicon film 130 by implanting germanium ions and P-type impurities.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.

이상에서와 같이, 본 발명은 듀얼 폴리 게이트를 형성함에 있어서 셀 영역의 리세스된 기판 부분에서 고농도의 P+ 폴리실리콘막을 형성함으로써, 트랜지스터의 문턱전압을 증가시켜 소자 특성 및 신뢰성을 개선할 수 있다.As described above, the present invention can improve the device characteristics and reliability by increasing the threshold voltage of the transistor by forming a high concentration P + polysilicon film in the recessed substrate portion of the cell region in forming the dual poly gate. .

또한, 본 발명은 상기 고농도의 P+ 폴리실리콘막을 형성하기 전에 비도핑된 폴리실리콘막 내에 게르마늄 이온을 이온주입함으로써, P형 불순물의 이온주입 도우즈를 종래보다 낮출 수 있으며, 이를 통해, 반도체 소자의 제조 수율을 향상시킬 수 있다.In addition, the present invention can lower the ion implantation dose of P-type impurities than conventional, by ion implantation of germanium ions into the undoped polysilicon film before forming the high concentration of the P + polysilicon film, through which the semiconductor device It is possible to improve the production yield.

Claims (8)

게이트 형성 영역이 리세스된 셀 영역과 피모스 및 엔모스 형성 영역을 포함하는 주변회로 영역으로 구획된 반도체 기판 상에 게이트절연막을 형성하는 단계;Forming a gate insulating film on the semiconductor substrate in which the gate formation region is divided into a recessed cell region and a peripheral circuit region including a PMOS and NMOS formation region; 상기 게이트절연막 상에 균일한 두께로 비도핑된 제1폴리실리콘막을 형성하는 단계;Forming a first polysilicon film undoped with a uniform thickness on the gate insulating film; 상기 셀 영역과 주변회로 영역의 피모스 형성 영역의 제1폴리실리콘막 부분 내에 선택적으로 게르마늄 이온을 이온주입하는 단계;Selectively implanting germanium ions into a portion of the first polysilicon film of the PMOS forming region of the cell region and the peripheral circuit region; 상기 게르마늄 이온이 이온주입된 셀 영역과 주변회로 영역의 피모스 형성 영역의 제1폴리실리콘막 부분 내에 선택적으로 P형 불순물을 이온주입하는 단계;Selectively implanting P-type impurities into the first polysilicon film portion of the PMOS forming region of the cell region into which the germanium ions are implanted and the peripheral circuit region; 상기 P형 불순물이 부분적으로 이온주입된 제1폴리실리콘막 상에 P형 불순물이 저농도로 이온주입된 제2폴리실리콘막을 형성하는 단계;Forming a second polysilicon film ion-implanted with a low concentration of P-type impurities on the first polysilicon film partially ion-implanted with the P-type impurity; 상기 주변회로 영역의 엔모스 영역의 제2 및 제1폴리실리콘막 내에 선택적으로 N형 불순물을 고농도 이온주입하는 단계;Selectively implanting high concentration ion into the second and first polysilicon films of the NMOS region of the peripheral circuit region; 상기 제2폴리실리콘막 상에 금속계막 및 하드마스크막을 차례로 형성하는 단계; 및Sequentially forming a metal-based film and a hard mask film on the second polysilicon film; And 상기 하드마스크막, 금속계막, 제2폴리실리콘막, 제1폴리실리콘막 및 게이트절연막을 식각하는 단계;Etching the hard mask layer, the metal layer, the second polysilicon layer, the first polysilicon layer, and the gate insulating layer; 를 포함하는 반도체 소자의 듀얼 폴리 게이트 형성방법.Dual poly gate forming method of a semiconductor device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 비도핑된 제1폴리실리콘막은 100∼300Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 듀얼 폴리 게이트 형성방법.And the undoped first polysilicon film is formed to a thickness of 100 to 300 microseconds. 제 1 항에 있어서,The method of claim 1, 상기 비도핑된 제1폴리실리콘막 부분 내에 선택적으로 게르마늄 이온을 이온주입하는 단계는, 틸트(Tilt)를 주면서, 1.0×1015∼5.0×1015이온/cm2의 도우즈로 수행하는 것을 특징으로 하는 반도체 소자의 듀얼 폴리 게이트 형성방법.The ion implantation of germanium ions selectively into the undoped first polysilicon film portion may be performed using a dose of 1.0 × 10 15 to 5.0 × 10 15 ions / cm 2 while giving a tilt. A dual poly gate forming method of a semiconductor device. 제 1 항에 있어서,The method of claim 1, 상기 제1폴리실리콘막 부분 내에 선택적으로 P형 불순물을 이온주입하는 단계는, 틸트(Tilt)를 주면서, 1.0×1015∼2.0×1015이온/cm2의 도우즈로 수행하는 것을 특징으로 하는 반도체 소자의 듀얼 폴리 게이트 형성방법.The ion implantation of the P-type impurity selectively into the first polysilicon film portion may be performed using a dose of 1.0 × 10 15 to 2.0 × 10 15 ions / cm 2 while giving a tilt. Dual poly gate formation method of a semiconductor device. 게이트 형성 영역이 리세스된 셀 영역과 피모스 및 엔모스 형성 영역을 포함하는 주변회로 영역으로 구획된 반도체 기판 상에 게이트절연막을 형성하는 단계;Forming a gate insulating film on the semiconductor substrate in which the gate formation region is divided into a recessed cell region and a peripheral circuit region including a PMOS and NMOS formation region; 상기 게이트절연막 상에 균일한 두께로 비도핑된 게르마늄막을 형성하는 단계;Forming a germanium film undoped with a uniform thickness on the gate insulating film; 상기 셀 영역과 주변회로 영역의 피모스 형성 영역의 비도핑된 게르마늄막 부분 내에 선택적으로 게르마늄 이온을 이온주입하는 단계;Selectively implanting germanium ions into the undoped germanium film portion of the PMOS formation region of the cell region and the peripheral circuit region; 상기 게르마늄 이온이 이온주입된 셀 영역과 주변회로 영역의 피모스 형성 영역의 게르마늄막 부분 내에 선택적으로 P형 불순물을 이온주입하는 단계;Selectively implanting P-type impurities into the germanium film portion of the PMOS formation region of the cell region into which the germanium ions are implanted and the peripheral circuit region; 상기 P형 불순물이 부분적으로 이온주입된 게르마늄막 상에 P형 불순물이 저농도로 이온주입된 폴리실리콘막을 형성하는 단계;Forming a polysilicon film in which the P-type impurity is ion-implanted on the germanium film partially implanted with the P-type impurity; 상기 주변회로 영역의 엔모스 영역의 게르마늄막 및 폴리실리콘막 내에 선택적으로 N형 불순물을 고농도 이온주입하는 단계;Selectively implanting N-type impurities into the germanium film and the polysilicon film in the NMOS region of the peripheral circuit region; 상기 폴리실리콘막 상에 금속계막 및 하드마스크막을 차례로 형성하는 단계; 및Sequentially forming a metal-based film and a hard mask film on the polysilicon film; And 상기 하드마스크막, 금속계막, 폴리실리콘막, 게르마늄막 및 게이트절연막을 식각하는 단계;Etching the hard mask layer, the metal layer, the polysilicon layer, the germanium layer, and the gate insulating layer; 를 포함하는 반도체 소자의 듀얼 폴리 게이트 형성방법.Dual poly gate forming method of a semiconductor device comprising a. 제 5 항에 있어서,The method of claim 5, wherein 상기 비도핑된 게르마늄막은 100∼300Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 듀얼 폴리 게이트 형성방법.And the undoped germanium film is formed to a thickness of 100 to 300 kW. 제 5 항에 있어서,The method of claim 5, wherein 상기 비도핑된 게르마늄막 부분 내에 선택적으로 게르마늄 이온을 이온주입 하는 단계는, 틸트(Tilt)를 주면서, 1.0×1015∼5.0×1015이온/cm2의 도우즈로 수행하는 것을 특징으로 하는 반도체 소자의 듀얼 폴리 게이트 형성방법.Selectively implanting germanium ions into the undoped germanium film portion is a semiconductor, characterized in that performed with a dose of 1.0 × 10 15 ~ 5.0 × 10 15 ions / cm 2 while giving a tilt (Tilt) Dual poly gate formation method of device. 제 5 항에 있어서,The method of claim 5, wherein 상기 게르마늄막 부분 내에 선택적으로 P형 불순물을 이온주입하는 단계는, 틸트(Tilt)를 주면서, 1.0×1015∼2.0×1015이온/cm2의 도우즈로 수행하는 것을 특징으로 하는 반도체 소자의 듀얼 폴리 게이트 형성방법.In the step of selectively implanting the P-type impurities into the germanium film portion, the semiconductor device, characterized in that performed with a dose of 1.0 × 10 15 ~ 2.0 × 10 15 ions / cm 2 while giving a tilt (Tilt) Dual poly gate formation method.
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