KR100799127B1 - Capacitor having column bottom electrode formed semi spherical garain and method of fabricating the same - Google Patents

Capacitor having column bottom electrode formed semi spherical garain and method of fabricating the same Download PDF

Info

Publication number
KR100799127B1
KR100799127B1 KR1020060096486A KR20060096486A KR100799127B1 KR 100799127 B1 KR100799127 B1 KR 100799127B1 KR 1020060096486 A KR1020060096486 A KR 1020060096486A KR 20060096486 A KR20060096486 A KR 20060096486A KR 100799127 B1 KR100799127 B1 KR 100799127B1
Authority
KR
South Korea
Prior art keywords
capacitor
ruthenium
heat treatment
film
oxide film
Prior art date
Application number
KR1020060096486A
Other languages
Korean (ko)
Inventor
김진혁
노재성
염승진
이기정
송한상
길덕신
김영대
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060096486A priority Critical patent/KR100799127B1/en
Application granted granted Critical
Publication of KR100799127B1 publication Critical patent/KR100799127B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7687—Thin films associated with contacts of capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76828—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step

Abstract

A capacitor having a column bottom electrode with a semispherical grain and a fabricating method thereof are provided to improve leakage current characteristic and breakdown current characteristic by employing a ruthenium oxide layer as a lower electrode material and realizing a three-dimensional column structured capacitor whose surface area is maximized. A storage node contact plug(23) is formed on an upper portion of a substrate(21). An etch stop layer(24) and a sacrificial layer are laminated on the upper portion of the storage node contact plug. The sacrificial layer and the etch stop layer are etched to form an open region. A column shaped ruthenium oxide layer is formed to gap-fill an inside of the open region. The sacrificial layer is removed through a full deep out. The ruthenium oxide layer is reduced to a ruthenium layer by performing a thermal process and, simultaneously, a semispherical grain(28A) is formed on a surface of the ruthenium layer to form a lower electrode. A dielectric is formed on the lower electrode. An upper electrode is formed on the dielectric.

Description

반구형 그레인이 형성된 기둥 형태의 하부전극을 구비한 캐패시터 및 그의 제조 방법{CAPACITOR HAVING COLUMN BOTTOM ELECTRODE FORMED SEMI SPHERICAL GARAIN AND METHOD OF FABRICATING THE SAME}Capacitor having a columnar lower electrode formed with hemispherical grains and a method of manufacturing the same {CAPACITOR HAVING COLUMN BOTTOM ELECTRODE FORMED SEMI SPHERICAL GARAIN AND METHOD OF FABRICATING THE SAME}

도 1a 및 도 1b는 종래기술에 따른 캐패시터의 제조 방법을 도시한 도면.1A and 1B illustrate a method of manufacturing a capacitor according to the prior art.

도 2는 본 발명의 실시예에 따른 캐패시터 구조를 도시한 도면.2 illustrates a capacitor structure according to an embodiment of the present invention.

도 3a 내지 도 3f는 본 발명의 실시예에 따른 캐패시터의 제조 방법의 제1예를 도시한 공정 단면도.3A to 3F are cross-sectional views showing a first example of a method of manufacturing a capacitor according to the embodiment of the present invention.

도 4a 내지 도 4f는 본 발명의 실시예에 따른 캐패시터의 제조 방법의 제2예를 도시한 공정 단면도.4A to 4F are cross-sectional views illustrating a second example of a method of manufacturing a capacitor according to an embodiment of the present invention.

도 5는 열처리 전후의 하부전극 표면을 촬영한 사진.5 is a photograph of the lower electrode surface before and after heat treatment.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

21 : 기판 22 : 층간절연막21 substrate 22 interlayer insulating film

23 : 스토리지노드콘택플러그 24 : 식각정지막23: storage node contact plug 24: etch stop

25 : 희생막 27 : 루테늄산화막25: sacrificial film 27: ruthenium oxide film

28 : 루테늄막 28A : 반구형 그레인28: ruthenium film 28A: hemispherical grain

본 발명은 반도체 소자의 캐패시터 제조 방법에 관한 것으로, 특히 3차원 기둥 구조의 하부전극을 구비한 캐패시터 및 그의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a capacitor of a semiconductor device, and more particularly, to a capacitor having a lower electrode having a three-dimensional column structure and a method of manufacturing the same.

최근 미세화된 반도체 공정기술의 발달로 인하여 메모리 소자의 고집적화가 가속화됨에 따라 단위 셀면적이 크게 감소하고 동작전압의 저전압화가 이루어지고 있다. SIS(poly Si-insulator-poly Si) 구조의 캐패시터의 경우 계면산화막의 존재로 인해 셀당 약 25fF 이상의 충분한 캐패시터 용량을 확보하기 어려워지고 있으며, 이를 해결하기 위해 금속 전극을 사용한 MIM(metal-insulator-metal) 실린더(cylinder) 구조의 캐패시터 개발이 이루어지고 있다. Recently, as the integration of memory devices is accelerated due to the development of miniaturized semiconductor processing technology, the unit cell area is greatly reduced and the operating voltage is reduced. In the case of SIS (poly Si-insulator-poly Si) capacitors, due to the presence of the interfacial oxide film, it is difficult to secure sufficient capacitor capacity of about 25 fF or more per cell, and to solve this problem, metal-insulator-metal MIM (metal-insulator-metal) is used. The development of the capacitor of the cylinder structure is carried out.

도 1a 및 도 1b는 종래기술에 따른 캐패시터의 제조 방법을 도시한 도면이다.1A and 1B illustrate a method of manufacturing a capacitor according to the prior art.

도 1a에 도시된 바와 같이, 기판(11) 상부에 층간절연막(12)을 형성하고, 층간절연막(12)을 관통하여 기판(11)에 연결되는 스토리지노드콘택플러그(13)를 형성한다. 이때, 스토리지노드콘택플러그(13)는 폴리실리콘플러그(13A)와 배리어메탈(13B)의 적층구조이다.As illustrated in FIG. 1A, an interlayer insulating layer 12 is formed on the substrate 11, and a storage node contact plug 13 connected to the substrate 11 is formed through the interlayer insulating layer 12. At this time, the storage node contact plug 13 is a laminated structure of the polysilicon plug 13A and the barrier metal 13B.

이어서, 전면에 희생막(14)을 형성한 후 식각하여 스토리지노드콘택플러그 표면을 오픈시키는 오픈영역을 형성하고, 이후 하부전극 분리 공정을 진행하여 오픈영역 내에 하부전극(15)을 형성한다. 이때, 하부전극(15)은 TiN과 같은 금속물질 이다.Subsequently, after the sacrificial layer 14 is formed on the entire surface, the sacrificial layer 14 is etched to form an open area for opening the storage node contact plug surface, and then a lower electrode 15 is formed in the open area by separating the lower electrode. At this time, the lower electrode 15 is a metal material such as TiN.

도 1b에 도시된 바와 같이, 풀딥아웃(Full dip out)을 통해 희생막(14)을 제거하므로써 실린더 구조의 하부전극(15)을 완성한다.As shown in FIG. 1B, the lower electrode 15 of the cylinder structure is completed by removing the sacrificial layer 14 through a full dip out.

그러나 실린더 구조의 캐패시터의 경우 45nm 이하의 디자인 룰을 가지는 소자에서는 실린더의 지름(도면부호 'D' 참조)이 90nm 이하로써 20nm 정도 두께의 하부전극(15)을 형성할 경우 물리적으로 유전박막과 상부전극 물질을 매립하기 힘들다. 또한 실린더 구조는 무너짐(leaning) 현상에 취약하여 12:1 이상의 높은 종횡비(high aspect ratio) 구조의 구현이 어려운 현실이다. 또한 등가산화막의 두께가 6Å 이하의 유전박막을 사용해야 하는데, 이를 위해서는 SrTiO3, (Ba,Sr)TiO3 등의 유전상수가 큰 물질을 도입해야 하며, 매우 좁은 폭의 홀 내부에서 조성이 균일한 유전박막을 증착해야 하는 어려움이 발생하게 된다. However, in the case of a capacitor having a cylinder structure of 45 nm or less, when the lower electrode 15 having a thickness of about 20 nm is formed with a cylinder diameter (see reference numeral 'D') of 90 nm or less, the dielectric thin film and the upper portion Difficult to bury electrode material In addition, the cylinder structure is vulnerable to the leaning phenomenon is difficult to implement a high aspect ratio structure of 12: 1 or more. In addition, a dielectric thin film having an equivalent oxide film thickness of 6 Å or less should be used. For this purpose, a material having a high dielectric constant such as SrTiO 3 , (Ba, Sr) TiO 3, and the like should be introduced. Difficulties arise in depositing a dielectric thin film.

한편, TiN 등의 질화막 전극은 상기 유전박막과의 일함수 차이가 크지 않아 누설전류 특성이 열악하며, 높은 유전상수를 얻기 위해 필수적인 열처리 공정시 전극의 산화로 인해 유전특성의 열화가 발생하여 전극으로 사용하기에 어려움이 있다.On the other hand, nitride electrode such as TiN has poor leakage current characteristics because the work function difference with the dielectric thin film is not large, and dielectric characteristics deteriorate due to oxidation of the electrode during the heat treatment process, which is essential for obtaining a high dielectric constant. Difficult to use

따라서, 전극의 산화를 방지하고 충분한 캐패시터 용량을 확보하기 위하여 새로운 전극물질 및 구조의 캐패시터 개발이 요구되고 있는 실정이다.Accordingly, in order to prevent oxidation of the electrode and to secure sufficient capacitor capacity, development of a capacitor of a new electrode material and structure is required.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 전극물질로 Ru 혹은 RuOx를 이용하되 캐패시터의 하부전극 구조를 미세 반구형의 그레인이 형성된 표면을 가진 기둥으로 제조하여 표면적을 증대시켜 고집적 소자 동작에 요구되는 충분한 캐패시터 용량을 확보할 수 있는 공정 신뢰도가 높은 캐패시터 및 그의 제조방법을 제공하는데 그 목적이 있다. The present invention has been proposed to solve the above problems of the prior art, by using Ru or RuOx as the electrode material, but by manufacturing the lower electrode structure of the capacitor as a column having a surface having a fine hemispherical grain is formed to increase the surface area It is an object of the present invention to provide a capacitor having a high process reliability and a method of manufacturing the same, which can secure sufficient capacitor capacity required for device operation.

상기 목적을 달성하기 위한 본 발명의 캐패시터의 제조 방법은 기판 상부에 스토리지노드콘택플러그를 형성하는 단계; 상기 스토리지노드콘택플러그 상부에 식각정지막과 희생막을 적층하는 단계; 상기 희생막과 식각정지막을 식각하여 오픈영역을 형성하는 단계; 상기 오픈영역 내부를 매립하는 기둥 형태의 루테늄산화막을 형성하는 단계; 풀딥아웃을 통해 상기 희생막을 제거하는 단계; 열처리를 진행하여 상기 루테늄산화막을 루테늄막으로 환원시키면서 상기 루테늄막의 표면에 반구형 그레인을 형성하여 하부전극을 형성하는 단계; 상기 하부전극 상에 유전막을 형성하는 단계; 및 상기 유전막 상에 상부전극을 형성하는 단계를 포함하는 것을 특징으로 한다.A method of manufacturing a capacitor of the present invention for achieving the above object comprises the steps of forming a storage node contact plug on the substrate; Stacking an etch stop layer and a sacrificial layer on the storage node contact plug; Etching the sacrificial layer and the etch stop layer to form an open region; Forming a columnar ruthenium oxide film filling the inside of the open region; Removing the sacrificial layer through a pull deep out; Performing a heat treatment to reduce the ruthenium oxide film to a ruthenium film to form hemispherical grains on the surface of the ruthenium film to form a lower electrode; Forming a dielectric film on the lower electrode; And forming an upper electrode on the dielectric layer.

또한, 본 발명의 캐패시터의 제조 방법은 복수의 오픈영역을 갖는 희생막을 형성하는 단계; 상기 오픈영역 내부에 기둥 형태의 루테늄산화막을 매립하는 단계; 상기 희생막을 제거하는 단계; 상기 루테늄산화막을 반구형 그레인이 표면에 형성된 루테늄막으로 환원시켜 하부전극을 형성하는 단계; 상기 하부전극 상에 유전막을 형성하는 단계; 및 상기 유전막 상에 상부전극을 형성하는 단계를 포함하는 것을 특징으로 한다.In addition, the method of manufacturing a capacitor of the present invention comprises the steps of forming a sacrificial film having a plurality of open regions; Embedding a ruthenium oxide film having a columnar shape in the open area; Removing the sacrificial layer; Reducing the ruthenium oxide film to a ruthenium film having a hemispherical grain formed on its surface to form a lower electrode; Forming a dielectric film on the lower electrode; And forming an upper electrode on the dielectric layer.

또한, 본 발명의 캐패시터의 제조 방법은 복수의 오픈영역을 갖는 희생막을 형성하는 단계; 상기 오픈영역 내부에 기둥 형태의 루테늄산화막을 매립하는 단계; 상기 루테늄산화막을 반구형 그레인이 표면에 형성된 루테늄막으로 환원시켜 하부전극을 형성하는 단계; 상기 희생막을 제거하는 단계; 상기 하부전극 상에 유전막을 형성하는 단계; 및 상기 유전막 상에 상부전극을 형성하는 단계를 포함하는 것을 특징으로 한다.In addition, the method of manufacturing a capacitor of the present invention comprises the steps of forming a sacrificial film having a plurality of open regions; Embedding a ruthenium oxide film having a columnar shape in the open area; Reducing the ruthenium oxide film to a ruthenium film having a hemispherical grain formed on its surface to form a lower electrode; Removing the sacrificial layer; Forming a dielectric film on the lower electrode; And forming an upper electrode on the dielectric layer.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .

도 2는 본 발명의 캐패시터 구조를 도시한 도면이다.2 is a view showing a capacitor structure of the present invention.

도 2를 참조하면, 반구형 그레인(101)이 표면에 형성된 기둥의 하부전극(100), 하부전극(100) 상의 유전막(102), 및 유전막(102) 상의 상부전극(103)을 포함한다. Referring to FIG. 2, the hemispherical grain 101 includes a lower electrode 100 of a pillar formed on a surface thereof, a dielectric film 102 on the lower electrode 100, and an upper electrode 103 on the dielectric film 102.

도 2에서, 하부전극(100)은 루테늄막이며, 루테늄막은 루테늄산화막을 환원시킨 것이다. 즉, 후술하겠지만, 루테늄산화막을 기둥 형태로 형성한 후에 소정 조건의 열처리를 진행하면 루테늄산화막이 환원되면서 루테늄막으로 그 재질이 바뀌면서 표면에 반구형 그레인(101)이 형성된다.In FIG. 2, the lower electrode 100 is a ruthenium film, and the ruthenium film is a ruthenium oxide film reduced. That is, as will be described later, when the ruthenium oxide film is formed in a columnar shape and then subjected to heat treatment under a predetermined condition, the material is changed to a ruthenium film while the ruthenium oxide film is reduced, thereby forming a hemispherical grain 101 on the surface.

그리고, 유전막(102)은 Si3N4, HfO2, Ta2O5 또는 ZrO2 중에서 선택된 어느 하나이며, 다른 유전막도 적용이 가능하다. 그리고, 상부전극(103)은 루테늄막, 루테늄산화막, TiN, Pt 또는 Ir 중에서 선택될 수 있다.The dielectric film 102 is any one selected from Si 3 N 4 , HfO 2 , Ta 2 O 5, or ZrO 2 , and other dielectric films may be applied. The upper electrode 103 may be selected from a ruthenium film, a ruthenium oxide film, TiN, Pt, or Ir.

도 3a 내지 도 3f는 본 발명의 제1실시예에 따른 캐패시터의 제조 방법을 도시한 공정 단면도이다.3A to 3F are cross-sectional views illustrating a method of manufacturing a capacitor according to a first embodiment of the present invention.

도 3a에 도시된 바와 같이, 워드라인, 비트라인 등이 형성된 기판(21) 상부에 층간절연막(22)을 형성한 후 콘택홀을 형성한다. 여기서, 층간절연막(22)은 하부 구조물에 의한 단차를 완화시키기 위해 CMP(Chemical Mechanical Polishing)를 이용한 평탄화가 진행될 수 있다.As shown in FIG. 3A, an interlayer insulating layer 22 is formed on the substrate 21 on which word lines, bit lines, etc. are formed, and then contact holes are formed. Here, the interlayer insulating layer 22 may be planarized by using chemical mechanical polishing (CMP) to alleviate the step difference caused by the underlying structure.

이어서, 콘택홀 내부를 매립하는 스토리지노드콘택플러그(23)를 형성한다. 이때, 스토리지노드콘택플러그(23)는 폴리실리콘플러그(23A)와 배리어메탈(23B)의 적층이다. 먼저, 폴리실리콘플러그(23A)는 폴리실리콘 증착 및 폴리실리콘 에치백(Etch back) 공정을 순차적으로 실시하여 형성하는데, 폴리실리콘플러그(23A)는 에치백 공정에 의해 그 표면이 리세스된 형태이다. 그리고, 배리어메탈(23B)은 TiN을 전면에 증착한 후 화학적기계적연마(CMP) 또는 에치백 공정을 실시하여 형성한다. 따라서, 콘택홀의 내부에는 폴리실리콘플러그(23A)와 배리어메탈(23B)의 적층구조로 이루어진 스토리지노드콘택플러그(23)가 형성된다.Subsequently, the storage node contact plug 23 filling the inside of the contact hole is formed. At this time, the storage node contact plug 23 is a stack of the polysilicon plug 23A and the barrier metal 23B. First, the polysilicon plug 23A is formed by sequentially performing a polysilicon deposition and a polysilicon etch back process. The polysilicon plug 23A has a recessed surface thereof by an etchback process. . The barrier metal 23B is formed by depositing TiN on the entire surface and then performing chemical mechanical polishing (CMP) or etch back process. Accordingly, the storage node contact plug 23 having a stacked structure of the polysilicon plug 23A and the barrier metal 23B is formed in the contact hole.

도 3b에 도시된 바와 같이, 전면에 식각정지막(24)과 희생막(25)을 적층한다. 여기서, 식각정지막(24)은 실리콘질화막(SiN)이며, 희생막(25)은 산화막 물질 이다.As shown in FIG. 3B, the etch stop layer 24 and the sacrificial layer 25 are stacked on the entire surface. Here, the etch stop layer 24 is a silicon nitride layer (SiN), and the sacrificial layer 25 is an oxide layer material.

이어서, 희생막(25)과 식각정지막(24)을 차례로 식각하여 스토리지노드콘택플러그(23)를 오픈시키는 오픈영역(26)을 형성한다. 이때, 오픈영역(26) 형성을 위해 먼저 식각정지막(24)에서 식각이 멈출때까지 희생막(25)을 식각하고, 이후 식각정지막(24)을 식각한다. Subsequently, the sacrificial layer 25 and the etch stop layer 24 are sequentially etched to form an open region 26 for opening the storage node contact plug 23. In this case, first, the sacrificial layer 25 is etched until the etching stops at the etch stop layer 24 to form the open region 26, and then the etch stop layer 24 is etched.

상술한 오픈영역(26)은 캐패시터의 하부전극이 형성될 3차원 구조의 홀(Hole)이다.The open area 26 is a hole of a three-dimensional structure in which the lower electrode of the capacitor is to be formed.

도 3c에 도시된 바와 같이, 오픈영역(26)에 하부전극 분리 공정을 진행하여 루테늄산화막(RuO2, 27)을 매립한다. 이때, 루테늄산화막(27)을 매립하기 위한 하부전극 분리 공정은 오픈영역(26)을 채울때까지 전면에 루테늄산화막을 증착한 후 에치백(Etchback) 또는 화학기계적연마(CMP) 방법으로 진행한다. 여기서, 에치백공정을 사용하는 경우, 포토레지스트(photo-resist) 또는 산화막 물질을 배리어로 사용할 수도 있다. As shown in FIG. 3C, the ruthenium oxide layers RuO 2 and 27 are buried in the open region 26 by separating the lower electrode. In this case, the lower electrode separation process for filling the ruthenium oxide film 27 is deposited by ruthenium oxide film on the entire surface until the open region 26 is filled, and then proceeds by etchback or chemical mechanical polishing (CMP). In this case, when using the etch back process, a photoresist or an oxide film may be used as a barrier.

상기 루테늄산화막(27)을 매립하기 위한 방법은 원자층증착법(ALD) 또는 화학기상증착법(CVD)을 이용할 수 있다. 원자층증착법 또는 화학기상증착법을 이용할 때 루테늄소스가스(Ru source gas)로는 Ru(EtCp)2, Ru(Cp)2, Ru(CHD), Ru(OD)3, DER 을 사용하고, 루테늄소스가스의 반응가스로는 O2 또는 O3를 사용한다.The method for embedding the ruthenium oxide film 27 may use atomic layer deposition (ALD) or chemical vapor deposition (CVD). When using atomic layer deposition or chemical vapor deposition, Ru (EtCp) 2 , Ru (Cp) 2 , Ru (CHD), Ru (OD) 3 , DER are used as Ru source gas, and ruthenium source gas. As the reaction gas, O 2 or O 3 is used.

한편, 루테늄산화막(27)의 증착공정은 루테늄산화막을 직접 증착하거나 또는 루테늄막을 증착한 후 열처리를 통해 루테늄막을 산화시켜 증착할 수 있다. 산화시 키기 위해서 O2 분위기에서 급속열처리한다.Meanwhile, the deposition process of the ruthenium oxide film 27 may be deposited by directly depositing the ruthenium oxide film or by depositing the ruthenium film and oxidizing the ruthenium film through heat treatment. Rapid heat treatment in an O 2 atmosphere to oxidize.

상기 루테늄산화막(27)은 하부전극으로 사용되는 도전성 물질로 알려져 있다.The ruthenium oxide film 27 is known as a conductive material used as a lower electrode.

도 3d에 도시된 바와 같이, 풀딥아웃(full dip-out)을 진행하여 희생막(25)을 제거한다. 이로써, 루테늄산화막(27)이 노출되며, 루테늄산화막(27)은 기둥 형태이다.As shown in FIG. 3D, the sacrificial layer 25 is removed by performing a full dip-out. As a result, the ruthenium oxide film 27 is exposed, and the ruthenium oxide film 27 has a pillar shape.

풀딥아웃 공정은 산화막습식식각이며, 이를 위해 HF 용액을 이용한다. 이때, 식각정지막(24)으로 사용된 질화막에 의해 하부구조가 어택받는 것이 방지된다.The pull-out process is oxide wet etching, using HF solution. At this time, the underlying structure is prevented from being attacked by the nitride film used as the etch stop film 24.

위와 같은 풀딥아웃 공정시에 루테늄산화막(27)이 실린더가 아닌 기둥 형태이므로 견고하게 고정되어 무너지는 현상이 발생하지 않는다.Since the ruthenium oxide film 27 is in the form of a pillar rather than a cylinder during the pull-out process as described above, the phenomenon in which the ruthenium oxide film 27 is firmly fixed and collapsed does not occur.

다음으로, 급속열처리(RTA) 또는 퍼니스(furnace) 열처리를 선택적으로 수행하여 루테늄산화막(27)을 루테늄막(28)으로 환원시킨다. 열처리 분위기는 N2, H2 또는 이들의 혼합 가스를 사용하고, 열처리시 온도는 600℃∼800℃로 한다.Next, rapid heat treatment (RTA) or furnace (furnace) heat treatment is selectively performed to reduce the ruthenium oxide film 27 to the ruthenium film 28. The heat treatment atmosphere uses N 2 , H 2 or a mixed gas thereof, and the temperature during heat treatment is 600 ° C. to 800 ° C.

상기 후속 열처리에 의해 도 3e에 도시된 바와 같이, 루테늄산화막(27)이 루테늄막(28)으로 환원될 때 루테늄막(28)의 표면에는 반구형의 그레인(Grain, 28A)이 형성된다. 열처리에 의해 반구형 그레인(28A)이 형성되는 원리는, 루테늄산화막(27)은 열처리시 루테늄막(28)으로 환원되면서 부피 수축을 겪는데 이때 표면 거칠기가 증가하여 반구형의 그레인(28A)이 형성되는 것이다.As shown in FIG. 3E by the subsequent heat treatment, when the ruthenium oxide film 27 is reduced to the ruthenium film 28, hemispherical grains 28A are formed on the surface of the ruthenium film 28. The principle that hemispherical grains 28A are formed by heat treatment is that the ruthenium oxide film 27 undergoes volume shrinkage as it is reduced to the ruthenium film 28 during heat treatment. will be.

환원반응의 일예는 다음과 같다.An example of a reduction reaction is as follows.

RuO2+2H2-> Ru + 2H2O(↑) RuO 2 + 2H 2- > Ru + 2H 2 O (↑)

RuO2 + 2N2 -> Ru + 2N2O(↑)RuO 2 + 2N 2- > Ru + 2N 2 O (↑)

열처리 온도에 의해 H2O와 N2O는 휘발되고, Ru는 부피수축이 일어난다.By heat treatment temperature, H 2 O and N 2 O are volatilized and Ru undergoes volume shrinkage.

결국, 하부전극은 루테늄막(28)이 되며, 그 루테늄막(28)은 표면에 반구형의 그레인(28A)이 형성되므로써 표면적이 증대된다.As a result, the lower electrode becomes the ruthenium film 28, and the ruthenium film 28 has a hemispherical grain 28A formed on the surface, thereby increasing the surface area.

도 3f에 도시된 바와 같이, 반구형 그레인(28A)이 표면에 형성된 루테늄막(28) 상에 유전막(29)과 상부전극(30)을 형성한다. 유전막(29)은 Si3N4, HfO2, Ta2O5 또는 ZrO2 중에서 선택된 어느 하나이며, 다른 유전막도 적용이 가능하다. 그리고, 상부전극(30)은 루테늄막, 루테늄산화막, TiN, Pt 또는 Ir 중에서 선택될 수 있다.As shown in FIG. 3F, the dielectric film 29 and the upper electrode 30 are formed on the ruthenium film 28 having the hemispherical grains 28A formed thereon. The dielectric film 29 is any one selected from Si 3 N 4 , HfO 2 , Ta 2 O 5, or ZrO 2 , and other dielectric films may be applied. The upper electrode 30 may be selected from a ruthenium film, a ruthenium oxide film, TiN, Pt, or Ir.

도 4a 내지 도 4f는 본 발명의 제2실시예에 따른 캐패시터의 제조 방법을 도시한 공정 단면도이다.4A to 4F are cross-sectional views illustrating a method of manufacturing a capacitor according to a second embodiment of the present invention.

도 4a에 도시된 바와 같이, 워드라인, 비트라인 등이 형성된 기판(31) 상부에 층간절연막(32)을 형성한 후 콘택홀을 형성한다. 여기서, 층간절연막(32)은 하부 구조물에 의한 단차를 완화시키기 위해 CMP(Chemical Mechanical Polishing)를 이용한 평탄화가 진행될 수 있다.As shown in FIG. 4A, an interlayer insulating layer 32 is formed on the substrate 31 on which word lines, bit lines, etc. are formed, and then contact holes are formed. Here, the interlayer insulating layer 32 may be planarized by using chemical mechanical polishing (CMP) to alleviate the step difference caused by the underlying structure.

이어서, 콘택홀 내부를 매립하는 스토리지노드콘택플러그(33)를 형성한다. 이때, 스토리지노드콘택플러그(33)는 폴리실리콘플러그(33A)와 배리어메탈(33B)의 적층이다. 먼저, 폴리실리콘플러그(33A)는 폴리실리콘 증착 및 폴리실리콘 에치백(Etch back) 공정을 순차적으로 실시하여 형성하고, 이때 폴리실리콘플러그의 표면은 리세스된 형태이다. 그리고, 배리어메탈(33B)은 TiN을 전면에 증착한 후 화학적기계적연마(CMP) 또는 에치백 공정을 실시하여 형성한다. 따라서, 콘택홀의 내부에는 폴리실리콘플러그(33A)와 배리어메탈(33B)의 적층구조로 이루어진 스토리지노드콘택플러그(33)가 형성된다.Subsequently, a storage node contact plug 33 filling the inside of the contact hole is formed. At this time, the storage node contact plug 33 is a stack of the polysilicon plug 33A and the barrier metal 33B. First, the polysilicon plug 33A is formed by sequentially performing a polysilicon deposition and a polysilicon etch back process, wherein the surface of the polysilicon plug is recessed. The barrier metal 33B is formed by depositing TiN on the entire surface and then performing chemical mechanical polishing (CMP) or etch back process. Accordingly, the storage node contact plug 33 having a stack structure of the polysilicon plug 33A and the barrier metal 33B is formed in the contact hole.

도 4b에 도시된 바와 같이, 전면에 식각정지막(34)과 희생막(35)을 적층한다. 여기서, 식각정지막(34)은 실리콘질화막(SiN)이며, 희생막(35)은 산화막 물질이다.As shown in FIG. 4B, the etch stop layer 34 and the sacrificial layer 35 are stacked on the entire surface. Here, the etch stop layer 34 is silicon nitride (SiN), and the sacrificial layer 35 is an oxide material.

이어서, 희생막(35)과 식각정지막(34)을 차례로 식각하여 스토리지노드콘택플러그(33)를 오픈시키는 오픈영역(36)을 형성한다. 이때, 오픈영역(36) 형성을 위해 먼저 식각정지막(34)에서 식각이 멈출때까지 희생막(35)을 식각하고, 이후 식각정지막(34)을 식각한다. Subsequently, the sacrificial layer 35 and the etch stop layer 34 are sequentially etched to form an open region 36 for opening the storage node contact plug 33. In this case, first, the sacrificial layer 35 is etched until the etching stops at the etch stop layer 34 to form the open region 36, and then the etch stop layer 34 is etched.

상술한 오픈영역(36)은 캐패시터의 하부전극이 형성될 3차원 구조의 홀(Hole)이다.The open area 36 is a hole having a three-dimensional structure in which the lower electrode of the capacitor is to be formed.

도 4c에 도시된 바와 같이, 오픈영역(36)에 하부전극 분리 공정을 진행하여 루테늄산화막(RuO2, 37)을 매립한다. 이때, 루테늄산화막(37)의 매립하기 위한 하부전극 분리 공정은 오픈영역(36)을 채울때까지 전면에 루테늄산화막(37)을 증착한 후 에치백(Etchback) 또는 화학기계적연마(CMP) 방법으로 진행한다. 여기서, 에치 백공정을 사용하는 경우, 포토레지스트(photo-resist) 또는 산화막 물질을 배리어로 사용할 수도 있다. As shown in FIG. 4C, the ruthenium oxide layers RuO 2 and 37 are buried in the open region 36 by separating the lower electrode. At this time, the lower electrode separation process for embedding the ruthenium oxide film 37 is deposited by ruthenium oxide film 37 on the entire surface until the open region 36 is filled, and then etchback or chemical mechanical polishing (CMP) method Proceed. Here, when using an etch back process, a photo-resist or oxide material may be used as a barrier.

상기 루테늄산화막(37)을 매립하기 위한 방법은 원자층증착법(ALD) 또는 화학기상증착법(CVD)을 이용할 수 있다. 원자층증착법 또는 화학기상증착법을 이용할 때 루테늄소스가스(Ru source gas)로는 Ru(EtCp)2, Ru(Cp)2, Ru(CHD), Ru(OD)3, DER 을 사용하고, 루테늄소스가스의 반응가스로는 O2, O3를 사용한다.A method for embedding the ruthenium oxide film 37 may use atomic layer deposition (ALD) or chemical vapor deposition (CVD). When using atomic layer deposition or chemical vapor deposition, Ru (EtCp) 2 , Ru (Cp) 2 , Ru (CHD), Ru (OD) 3 , DER are used as Ru source gas, and ruthenium source gas. As the reaction gas, O 2 and O 3 are used.

한편, 루테늄산화막(37)의 증착공정은 루테늄산화막을 직접 증착하거나 또는 루테늄막을 증착한 후 열처리를 통해 루테늄막을 산화시켜 증착할 수 있다. 산화시키기 위해서 O2 분위기에서 급속열처리한다.Meanwhile, in the deposition process of the ruthenium oxide film 37, the ruthenium oxide film may be directly deposited or the ruthenium film may be deposited by oxidizing the ruthenium film through heat treatment. Rapid heat treatment in an O 2 atmosphere to oxidize.

상기 루테늄산화막(37)은 도전성물질의 하부전극이다.The ruthenium oxide film 37 is a lower electrode of a conductive material.

도 4d에 도시된 바와 같이, 후속 열처리를 수행하여 루테늄산화막(RuO2, 37)을 루테늄막(Ru, 38)으로 환원시킨다. 이때, 열처리는 급속열처리 또는 퍼니스(furnace) 열처리를 선택적으로 수행하며, 열처리 분위기는 N2, H2 또는 이들의 혼합 가스를 사용하고, 열처리시 온도는 600℃∼800℃로 한다.As shown in FIG. 4D, a subsequent heat treatment is performed to reduce the ruthenium oxide films RuO 2 and 37 to the ruthenium films Ru and 38. At this time, the heat treatment is carried out by the rapid heat treatment or furnace (furnace) heat treatment selectively, the heat treatment atmosphere using N 2 , H 2 or a mixed gas thereof, the temperature during the heat treatment is 600 ℃ to 800 ℃.

상기 열처리에 의해 루테늄산화막(37)이 루테늄막(38)으로 환원될 때 루테늄막(38)의 표면에는 반구형의 그레인(Grain, 38A)이 형성된다. 열처리에 의해 반구형 그레인(38A)이 형성되는 원리는, 루테늄산화막(RuO2, 37)은 N2 혹은 H2 분위기에서 열처리시 루테늄막(38)으로 환원되면서 부피 수축을 겪는데 이때 표면 거칠기가 증가하여 반구형의 그레인(38A)이 형성되는 것이다.When the ruthenium oxide film 37 is reduced to the ruthenium film 38 by the heat treatment, hemispherical grains 38A are formed on the surface of the ruthenium film 38. The principle that hemispherical grains 38A are formed by heat treatment is that the ruthenium oxide films RuO 2 and 37 undergo volume shrinkage as they are reduced to the ruthenium film 38 when heat treated in an N 2 or H 2 atmosphere. Thus, hemispherical grains 38A are formed.

결국, 하부전극은 루테늄막(38)이 되며, 그 루테늄막(38)은 표면에 반구형의 그레인(38A)이 형성되므로써 표면적이 증대된다.As a result, the lower electrode becomes a ruthenium film 38, and the ruthenium film 38 has a hemispherical grain 38A formed on its surface, thereby increasing its surface area.

도 4e에 도시된 바와 같이, 풀딥아웃(full dip-out)을 진행하여 희생막(35)을 제거한다. 풀딥아웃 공정은 산화막습식식각이며, 이를 위해 HF 용액을 이용한다. 이때, 식각정지막(34)으로 사용된 질화막에 의해 하부구조가 어택받는 것이 방지된다.As shown in FIG. 4E, the sacrificial layer 35 is removed by performing a full dip-out. The pull-out process is oxide wet etching, using HF solution. At this time, the underlying structure is prevented from being attacked by the nitride film used as the etch stop film 34.

위와 같은 풀딥아웃공정 이후에, 루테늄막(38)이 노출되며, 루테늄막(38)은 기둥 형태이다. 또한, 루테늄막(38)은 그 표면에 반구형의 그레인(38A)이 형성되어 표면적이 증대된다. 그리고, 풀딥아웃 공정시에 루테늄막(38)이 실린더가 아닌 기둥 형태이므로 견고하게 고정되어 무너지는 현상이 발생하지 않는다.After the pull-out process as described above, the ruthenium film 38 is exposed, the ruthenium film 38 is in the form of a pillar. In addition, the ruthenium film 38 has hemispherical grains 38A formed on the surface thereof to increase its surface area. In addition, since the ruthenium film 38 is in the form of a column rather than a cylinder during the pull-out process, the phenomenon in which the ruthenium film 38 is firmly fixed and collapsed does not occur.

도 4f에 도시된 바와 같이, 반구형 그레인(38A)이 표면에 형성된 루테늄막(38) 상에 유전막(39)과 상부전극(40)을 형성한다. 유전막(39)은 Si3N4, HfO2, Ta2O5 또는 ZrO2 중에서 선택된 어느 하나이며, 다른 유전막도 적용이 가능하다. 그리고, 상부전극(40)은 루테늄막, 루테늄산화막, TiN, Pt 또는 Ir 중에서 선택될 수 있다.As shown in FIG. 4F, the dielectric film 39 and the upper electrode 40 are formed on the ruthenium film 38 having the hemispherical grains 38A formed thereon. The dielectric film 39 is any one selected from Si 3 N 4 , HfO 2 , Ta 2 O 5, or ZrO 2 , and other dielectric films may be applied. The upper electrode 40 may be selected from a ruthenium film, a ruthenium oxide film, TiN, Pt or Ir.

도 5는 열처리 전후의 하부전극 표면을 촬영한 사진으로서, 열처리전에 비해 열처리후에 표면거칠기가 매우 증가하여 반구형의 그레인이 형성되고 있음을 알 수 있다.5 is a photograph of the surface of the lower electrode before and after the heat treatment, it can be seen that the surface roughness after the heat treatment is significantly increased compared to before the heat treatment to form hemispherical grains.

상술한 실시예들에 따르면, 본 발명은 미세한 반구형의 그레인이 형성된 표면을 가진 기둥 형태로 하부전극을 형성하므로써 표면적을 증대시켜 고집적소자의 동작에 요구되는 충분한 캐패시터 용량을 확보할 수 있다. 또한, 기둥 형태로 하부전극을 형성하므로 무너짐 현상이 발생하지 않는다. 그리고, 열안정성이 우수한 루테늄막을 하부전극 물질로 사용하므로써 신뢰도가 높은 캐패시터의 하부전극을 얻을 수 있다.According to the embodiments described above, the present invention can secure a sufficient capacitor capacity required for the operation of the high integration device by increasing the surface area by forming the lower electrode in the form of a column having a surface having a fine hemispherical grain formed. In addition, since the lower electrode is formed in the form of a column, no collapse occurs. Further, by using a ruthenium film having excellent thermal stability as a lower electrode material, a lower electrode of a capacitor having high reliability can be obtained.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 본 발명은 하부전극 물질로서 우수한 열적안정성을 가진 Ru/RuO2 박막을 적용하고, 표면적을 극대화시킨 3차원 기둥 구조의 캐패시터를 구현함으로써 실린더 구조보다 더 높은 종횡비에서 무너짐 현상이 발생하지 않는다.According to the present invention, a Ru / RuO 2 thin film having excellent thermal stability as a lower electrode material and a capacitor having a three-dimensional column structure with maximized surface area do not cause collapse at a higher aspect ratio than a cylinder structure.

또한, 본 발명은 하부전극 물질로서 우수한 열적안정성을 가진 Ru/RuO2 박막을 적용하고, 표면적을 극대화시킨 3차원 기둥 구조의 캐패시터를 구현함으로써 누설전류 특성 및 항복전압 특성을 향상시키고 유전막의 신뢰성을 향상시킬 수 있을 뿐만 아니라, 45nm이하의 디자인 룰을 가지는 고집적 소자 동작에 요구되는 충분한 캐패시터 용량을 확보할 수 있다.In addition, the present invention improves the leakage current characteristics and breakdown voltage characteristics by applying the Ru / RuO 2 thin film having excellent thermal stability as a lower electrode material, and by realizing a three-dimensional columnar capacitor with a maximum surface area to improve the reliability of the dielectric film Not only can it be improved, but it is also possible to ensure sufficient capacitor capacity required for the operation of highly integrated devices having design rules of 45 nm or less.

Claims (22)

기판 상부에 스토리지노드콘택플러그를 형성하는 단계;Forming a storage node contact plug on the substrate; 상기 스토리지노드콘택플러그 상부에 식각정지막과 희생막을 적층하는 단계;Stacking an etch stop layer and a sacrificial layer on the storage node contact plug; 상기 희생막과 식각정지막을 식각하여 오픈영역을 형성하는 단계;Etching the sacrificial layer and the etch stop layer to form an open region; 상기 오픈영역 내부를 매립하는 기둥 형태의 루테늄산화막을 형성하는 단계;Forming a columnar ruthenium oxide film filling the inside of the open region; 풀딥아웃을 통해 상기 희생막을 제거하는 단계;Removing the sacrificial layer through a pull deep out; 열처리를 진행하여 상기 루테늄산화막을 루테늄막으로 환원시키면서 상기 루테늄막의 표면에 반구형 그레인을 형성하여 하부전극을 형성하는 단계;Performing a heat treatment to reduce the ruthenium oxide film to a ruthenium film to form hemispherical grains on the surface of the ruthenium film to form a lower electrode; 상기 하부전극 상에 유전막을 형성하는 단계; 및Forming a dielectric film on the lower electrode; And 상기 유전막 상에 상부전극을 형성하는 단계Forming an upper electrode on the dielectric layer 를 포함하는 캐패시터의 제조 방법.Method of manufacturing a capacitor comprising a. 삭제delete 제1항에 있어서,The method of claim 1, 상기 루테늄산화막은, 루테늄막을 증착한 후 열처리를 통해 산화시킨 캐패시터의 제조 방법.The ruthenium oxide film is a method of manufacturing a capacitor oxidized through a heat treatment after depositing a ruthenium film. 제3항에 있어서,The method of claim 3, 상기 산화를 위한 열처리는, O2 분위기에서 급속열처리하는 캐패시터의 제조 방법.The heat treatment for the oxidation, the method of manufacturing a capacitor which is subjected to rapid heat treatment in O 2 atmosphere. 제1항에 있어서,The method of claim 1, 상기 환원을 위한 열처리는,The heat treatment for the reduction, 급속열처리 또는 퍼니스 열처리 중에서 선택되는 캐패시터의 제조 방법.A method for producing a capacitor selected from rapid heat treatment or furnace heat treatment. 제5항에 있어서,The method of claim 5, 상기 열처리시 분위기는, The atmosphere during the heat treatment, Ar, N2, H2 또는 이들의 혼합 가스를 사용하는 캐패시터의 제조 방법.A method for producing a capacitor using Ar, N 2 , H 2, or a mixed gas thereof. 제6항에 있어서,The method of claim 6, 상기 열처리시 온도는 600℃∼800℃로 하는 캐패시터의 제조 방법.The temperature at the time of the heat treatment is a manufacturing method of the capacitor to 600 ℃ ~ 800 ℃. 복수의 오픈영역을 갖는 희생막을 형성하는 단계;Forming a sacrificial layer having a plurality of open regions; 상기 오픈영역 내부에 기둥 형태의 루테늄산화막을 매립하는 단계;Embedding a ruthenium oxide film having a columnar shape in the open area; 상기 희생막을 제거하는 단계;Removing the sacrificial layer; 상기 루테늄산화막을 반구형 그레인이 표면에 형성된 루테늄막으로 환원시켜 하부전극을 형성하는 단계;Reducing the ruthenium oxide film to a ruthenium film having a hemispherical grain formed on its surface to form a lower electrode; 상기 하부전극 상에 유전막을 형성하는 단계; 및Forming a dielectric film on the lower electrode; And 상기 유전막 상에 상부전극을 형성하는 단계Forming an upper electrode on the dielectric layer 를 포함하는 캐패시터의 제조 방법.Method of manufacturing a capacitor comprising a. 복수의 오픈영역을 갖는 희생막을 형성하는 단계;Forming a sacrificial layer having a plurality of open regions; 상기 오픈영역 내부에 기둥 형태의 루테늄산화막을 매립하는 단계;Embedding a ruthenium oxide film having a columnar shape in the open area; 상기 루테늄산화막을 반구형 그레인이 표면에 형성된 루테늄막으로 환원시켜 하부전극을 형성하는 단계; Reducing the ruthenium oxide film to a ruthenium film having a hemispherical grain formed on its surface to form a lower electrode; 상기 희생막을 제거하는 단계;Removing the sacrificial layer; 상기 하부전극 상에 유전막을 형성하는 단계; 및Forming a dielectric film on the lower electrode; And 상기 유전막 상에 상부전극을 형성하는 단계Forming an upper electrode on the dielectric layer 를 포함하는 캐패시터의 제조 방법.Method of manufacturing a capacitor comprising a. 제8항 또는 제9항에 있어서,The method according to claim 8 or 9, 상기 루테늄산화막을 루테늄막으로 환원시키는 단계는,Reducing the ruthenium oxide film to ruthenium film, 열처리를 통해 진행하는 캐패시터의 제조 방법.Method for producing a capacitor that proceeds through heat treatment. 제10항에 있어서,The method of claim 10, 상기 루테늄산화막은, 루테늄막을 증착한 후 열처리를 통해 산화시킨 캐패시터의 제조 방법.The ruthenium oxide film is a method of manufacturing a capacitor oxidized through a heat treatment after depositing a ruthenium film. 제11항에 있어서,The method of claim 11, 상기 산화를 위한 열처리는, O2 분위기에서 급속열처리하는 캐패시터의 제조 방법.The heat treatment for the oxidation, the method of manufacturing a capacitor which is subjected to rapid heat treatment in O 2 atmosphere. 제8항 또는 제9항에 있어서,The method according to claim 8 or 9, 상기 환원시키는 단계는,The reducing step, 급속열처리 또는 퍼니스 열처리 중에서 선택되는 캐패시터의 제조 방법.A method for producing a capacitor selected from rapid heat treatment or furnace heat treatment. 제13항에 있어서,The method of claim 13, 상기 열처리시 분위기는, The atmosphere during the heat treatment, Ar, N2, H2 또는 이들의 혼합 가스를 사용하는 캐패시터의 제조 방법.A method for producing a capacitor using Ar, N 2 , H 2, or a mixed gas thereof. 제14항에 있어서,The method of claim 14, 상기 열처리시 온도는 600℃∼800℃로 하는 캐패시터의 제조 방법.The temperature at the time of the heat treatment is a manufacturing method of the capacitor to 600 ℃ ~ 800 ℃. 제10항에 있어서,The method of claim 10, 상기 오픈영역 내부에 루테늄산화막을 매립하는 단계는,The step of embedding a ruthenium oxide film in the open area, 상기 오픈영역을 채울때까지 전면에 루테늄산화막을 증착하는 단계; 및Depositing a ruthenium oxide film on the entire surface until the open region is filled; And 선택적 제거를 통해 상기 오픈영역 내부에만 상기 루테늄산화막을 잔류시키는 단계Selectively removing the ruthenium oxide film inside the open region 를 포함하는 캐패시터의 제조 방법.Method of manufacturing a capacitor comprising a. 제16항에 있어서,The method of claim 16, 상기 오픈영역 내부에만 상기 루테늄산화막을 잔류시키는 단계는,Remaining the ruthenium oxide film only in the open area, 에치백 또는 화학적기계적연마로 진행하는 캐패시터의 제조 방법.Method for producing a capacitor which proceeds by etch back or chemical mechanical polishing. 제16항에 있어서,The method of claim 16, 상기 루테늄산화막을 증착하는 단계는,Depositing the ruthenium oxide film, 원자층증착법 또는 화학기상증착법을 이용하는 캐패시터의 제조 방법.A method for producing a capacitor using atomic layer deposition or chemical vapor deposition. 제18항에 있어서,The method of claim 18, 상기 루테늄산화막 증착시, When the ruthenium oxide film deposition, 루테늄소스가스는 Ru(EtCp)2, Ru(Cp)2, Ru(CHD), Ru(OD)3 또는 DER을 사용하고, 상기 루테늄소스가스의 반응가스로는 O2 또는 O3를 사용하는 캐패시터의 제조 방법.Ruthenium source gas is Ru (EtCp) 2 , Ru (Cp) 2 , Ru (CHD), Ru (OD) 3 or DER, and the reaction gas of the ruthenium source gas of the capacitor using O 2 or O 3 Manufacturing method. 삭제delete 삭제delete 삭제delete
KR1020060096486A 2006-09-29 2006-09-29 Capacitor having column bottom electrode formed semi spherical garain and method of fabricating the same KR100799127B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060096486A KR100799127B1 (en) 2006-09-29 2006-09-29 Capacitor having column bottom electrode formed semi spherical garain and method of fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060096486A KR100799127B1 (en) 2006-09-29 2006-09-29 Capacitor having column bottom electrode formed semi spherical garain and method of fabricating the same

Publications (1)

Publication Number Publication Date
KR100799127B1 true KR100799127B1 (en) 2008-01-29

Family

ID=39219657

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060096486A KR100799127B1 (en) 2006-09-29 2006-09-29 Capacitor having column bottom electrode formed semi spherical garain and method of fabricating the same

Country Status (1)

Country Link
KR (1) KR100799127B1 (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101067022B1 (en) 2008-05-21 2011-09-26 주식회사 하이닉스반도체 Method for fabricating capacitor of semiconductor device
US10790188B2 (en) 2017-10-14 2020-09-29 Applied Materials, Inc. Seamless ruthenium gap fill

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000074137A (en) * 1999-05-18 2000-12-05 김영환 Capacitor of semiconductor device and method for fabricating the same
KR20030048546A (en) * 2001-12-12 2003-06-25 주식회사 하이닉스반도체 A method for forming a capacitor of a semiconductor device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000074137A (en) * 1999-05-18 2000-12-05 김영환 Capacitor of semiconductor device and method for fabricating the same
KR20030048546A (en) * 2001-12-12 2003-06-25 주식회사 하이닉스반도체 A method for forming a capacitor of a semiconductor device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101067022B1 (en) 2008-05-21 2011-09-26 주식회사 하이닉스반도체 Method for fabricating capacitor of semiconductor device
US10790188B2 (en) 2017-10-14 2020-09-29 Applied Materials, Inc. Seamless ruthenium gap fill

Similar Documents

Publication Publication Date Title
JP3976462B2 (en) Manufacturing method of semiconductor device
KR100487519B1 (en) Capacitor Of Semiconductor Device And Method Of Fabricating The Same
US7169663B2 (en) Semiconductor device with rare metal electrode
US7470595B2 (en) Oxidizing a metal layer for a dielectric having a platinum electrode
US6613629B2 (en) Methods for manufacturing storage nodes of stacked capacitors
KR100818267B1 (en) Capacitor, memory device provided with the same and method for manufacturing thereof
US6686239B2 (en) Capacitors of semiconductor devices and methods of fabricating the same
KR100688493B1 (en) Metal-insulator-metal capacitor having poly-silicon contact plug and method for manufacturing the same
US7029983B2 (en) Methods of forming MIM type capacitors by forming upper and lower electrode layers in a recess that exposes a source/drain region of a transistor and MIM capacitors so formed
JP2010251406A (en) Semiconductor device and manufacturing method thereof
JP2008288408A (en) Semiconductor device and its manufacturing method
KR100549951B1 (en) method for forming capacitor used to etching stopper layer for use in semiconductor memory
KR100555445B1 (en) Storage electrode of ferroelectric capacitor & method of capacitor manufacturing thereof
KR100799127B1 (en) Capacitor having column bottom electrode formed semi spherical garain and method of fabricating the same
US20170170185A1 (en) Method of fabricating a semiconductor device
KR100672935B1 (en) Metal-Insulator-Metal capacitor and a method there of
JP2006332488A (en) Semiconductor memory device and its manufacturing method
JP2002190580A (en) Semiconductor device and manufacturing method therefor
US6251742B1 (en) Method of manufacturing a cup-shape capacitor
KR100677773B1 (en) Method for forming a capacitor in semiconductor device
KR100677769B1 (en) Capacitor and method for fabricating the same
KR20080098895A (en) Method for fabricating capacitor having storage electrode mixed concave and cylinder
JP4632620B2 (en) Manufacturing method of semiconductor device
KR20080108697A (en) Method of forming capacitor and method of manufacturing semiconductor device
JP2003218235A (en) Memory device with composite contact plug and method of manufacturing the same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Publication of correction
FPAY Annual fee payment

Payment date: 20101224

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee