KR100796504B1 - Flash memory device and method of fabricating the same - Google Patents

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Abstract

A flash memory device and a method for fabricating the same are provided to increase a coupling rate and to enhance efficiency of program and erase operations by improving capacitance between a floating gate and a control gate. A tunnel insulating layer(56) is formed on an upper surface of a semiconductor substrate(50). A floating gate(58a) is formed on an upper surface of the tunnel insulating layer. An intergate dielectric layer(60) is formed on an upper surface of the floating gate. A control gate electrode(62) is formed on an upper surface of the intergate dielectric layer. An upper surface of the floating gate is roughened by impact between accelerated atoms. A surface area of the upper surface of the floating gate is larger than a surface area of a lower surface of the floating gate.

Description

플래시 기억 장치 및 그 제조 방법{Flash Memory Device and Method of Fabricating the Same}Flash memory device and method of manufacturing the same

도 1은 종래기술에 따른 플래시 기억 장치의 단면도.1 is a cross-sectional view of a flash memory device according to the prior art.

도 2는 본 발명의 구현예에 따른 플래시 기억 장치의 단면도.2 is a cross-sectional view of a flash memory device according to an embodiment of the present invention.

도 3 내지 도 5는 본 발명의 구현예에 따른 플래시 기억 장치의 제조 방법을 설명하기 위한 공정단면도.3 to 5 are cross-sectional views illustrating a method of manufacturing a flash memory device according to an embodiment of the present invention.

본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 더 구체적으로는 플래시 기억 장치 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a flash memory device and a manufacturing method thereof.

플래시 기억 장치는 전기적으로 데이터를 기입 및 소거하는 장치로서, 터널 절연막을 통한 전하의 터널링을 이용하여 부유게이트에 전하를 저장하거나, 저장된 전하를 기판으로 방출하는 장치이다.The flash memory device is an apparatus for electrically writing and erasing data. The flash memory device stores a charge in a floating gate by using tunneling of charge through a tunnel insulating film or emits stored charge to a substrate.

플래시 기억 장치의 동작 중 가장 중요한 터널링은 제어 게이트 전극에 인가된 전압이 터널 절연막에 얼마만큼 전달되어 전계를 형성하느냐에 의존한다. 제어 게이트 전극에 인가된 전압이 터널절연막에 인가되는 비율은 커플링 비로 나타낼 수 있으며, 커플링 비는 기판과 부유게이트 사이의 커패시턴스에 비해 부유게이트와 제어게이트 사이의 커패시턴스가 높을 수록 높아진다.The most important tunneling operation of the flash memory device depends on how much the voltage applied to the control gate electrode is transferred to the tunnel insulating film to form an electric field. The ratio of the voltage applied to the control gate electrode to the tunnel insulating layer may be represented by a coupling ratio, and the coupling ratio is higher as the capacitance between the floating gate and the control gate is higher than the capacitance between the substrate and the floating gate.

도 1은 종래의 플래시 기억 장치를 나타낸 단면도이다.1 is a cross-sectional view showing a conventional flash memory device.

도 1을 참조하면, 반도체 기판(10) 상에 소오스 영역(12) 및 드레인 영역(14)이 형되어 있고, 상기 소오스 영역(12) 및 상기 드레인 영역(14) 사이의 기판 상에 터널절연막(16)을 개재하여 부유 게이트(18)이 형성되고, 상기 부유게이트(18) 상에 게이트간 유전막(20)을 개재하여 제어 게이트 전극(22)이 형성되어 있다.Referring to FIG. 1, a source region 12 and a drain region 14 are formed on a semiconductor substrate 10, and a tunnel insulating film is formed on a substrate between the source region 12 and the drain region 14. A floating gate 18 is formed through 16, and a control gate electrode 22 is formed on the floating gate 18 through an inter-gate dielectric film 20.

앞서 설명한 바와 같이, 커플링 비는 게이트간유전막(20) 양단의 커패시턴스가 터널절연막(16) 양단의 커패시턴스에 비해 클 수록 높다. 따라서, 커플링 비 향상을 위하여 부유 게이트와 제어게이트의 대향 면적을 크게하기 위한 노력이 계속되었으며, 게이트간 유전막으로 유전상수가 높은 물질을 사용하려는 노력도 계속되고 있다.As described above, the coupling ratio is higher as the capacitance across the gate-to-gate dielectric film 20 is larger than the capacitance across the tunnel insulation film 16. Therefore, efforts have been made to increase the opposing area of the floating gate and the control gate in order to improve the coupling ratio, and efforts to use a material having a high dielectric constant as the gate-to-gate dielectric film also continue.

유전상수가 높은 물질은 상대적으로 높은 누설전류 특성을 가지기 때문에 물질의 선택이 제한되고, 누설전류가 낮은 물질과 조합하여 사용함으로써 유전상수를 높이는 것도 제한될 수 있다. 또한, 부유 게이트의 상부면을 사진식각 공정으로 표면적을 크게하는 것은 공정 단순화 측면에서 손실인 단점이 있다.Since the material having a high dielectric constant has a relatively high leakage current property, the selection of the material is limited, and the use of the material in combination with a material having a low leakage current may limit the dielectric constant. In addition, increasing the surface area of the upper surface of the floating gate by a photolithography process is a disadvantage in terms of process simplification.

본 발명이 이루고자 하는 기술적 과제는 부유게이트의 상부면의 표면적을 크게함으로써 커플링비가 높아진 플래시 기억 장치 및 그 제조 방법을 제공하는데 있 다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a flash memory device having a high coupling ratio by increasing the surface area of an upper surface of a floating gate and a manufacturing method thereof.

본 발명이 이루고자 하는 다른 기술적 과제는 게이트간 유전막의 변경 또는 추가 사진식각공정이 필요없이 부유게이트의 표면적이 증가된 플래시 기억 장치 및 그 제조 방법을 제공하는데 있다.Another object of the present invention is to provide a flash memory device having an increased surface area of a floating gate and a method of manufacturing the same, without the need for changing a gate-to-gate dielectric film or an additional photolithography process.

상기 기술적 과제들을 달성하기 위하여 본 발명은 플래시 기억 장치를 제공한다. 이 장치는 반도체 기판 상에 형성된 터널절연막과, 터널절연막 상의 부유 게이트와, 부유 게이트 상의 게이트간 유전막과 게이트간 유전막 상에 제어게이트 전극을 포함한다. 본 발명에서 부유 게이트의 상부면은 이온 충격으로 거칠어진 것이 특징이다.In order to achieve the above technical problem, the present invention provides a flash memory device. The apparatus includes a tunnel insulating film formed on a semiconductor substrate, a floating gate on the tunnel insulating film, an inter-gate dielectric film on the floating gate and a control gate electrode on the inter-gate dielectric film. In the present invention, the upper surface of the floating gate is roughened by ion bombardment.

상기 기술적 과제들을 달성하기 위하여 본 발명은 플래시 기억 장치의 제조 방법을 제공한다. 이 방법은 반도체 기판에 터널 절연막 및 부유게이트막을 형성하는 단계와, 부유게이트막에 이온 충격을 가해 표면을 거칠게 만드는 단계와, 부유게이트막 상에 게이트간 유전막 및 제어게이트막을 형성하는 단계와, 제어게이트막, 게이트간 유전막 및 부유게이트막을 연속적으로 패터닝하여 부유게이트, 게이트간 유전막 및 제어게이트 전극을 형성하는 단계를 포함한다. 본 발명에서, 부유게이트막의 표면이 거칠어져 표면적이 증가할 수 있다.In order to achieve the above technical problem, the present invention provides a method of manufacturing a flash memory device. The method comprises the steps of forming a tunnel insulating film and a floating gate film on a semiconductor substrate, applying an ion bombardment to the floating gate film to roughen the surface, forming an inter-gate dielectric film and a control gate film on the floating gate film, and controlling And successively patterning the gate film, the inter-gate dielectric film, and the floating gate film to form the floating gate, the inter-gate dielectric film, and the control gate electrode. In the present invention, the surface of the floating gate film may be roughened to increase the surface area.

이하 첨부된 도면을 참조하여 본 발명의 구현예를 설명하도록 한다.Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings.

(구현예)(Example)

도 2는 본 발명의 구현예에 따른 플래시 기억 장치의 단면도이다.2 is a cross-sectional view of a flash memory device according to an embodiment of the present invention.

도 2를 참조하면, 반도체 기판(50) 상에 소자분리막이 형성되어 활성영역을 한정하고, 활성영역의 반도체 기판 상에 터널절연막(56)을 개재하여 부유 게이트(58a)가 형성되어 있다. 부유 게이트(58a) 상에 게이트간 유전막(60)이 형성되어 있고, 게이트간 유전막(60)에 의해 부유 게이트(58a)과 절연되어 제어 게이트 전극(62)이 형성되어 있다.Referring to FIG. 2, an isolation layer is formed on the semiconductor substrate 50 to define an active region, and a floating gate 58a is formed on the semiconductor substrate in the active region via a tunnel insulating layer 56. An inter-gate dielectric film 60 is formed on the floating gate 58a, and the control gate electrode 62 is formed by being insulated from the floating gate 58a by the inter-gate dielectric film 60.

플래시 기억 장치에서, 부유 게이트(58a)는 활성영역 상에 제한적으로 형성되어 있고, 제어 게이트 전극(62)은 부유 게이트(58a)의 상부를 지나며 반도체 기판 상부에 신장된다. 부유 게이트(58a) 양측의 반도체 기판, 즉 채널 영역 양측의 기판에 소오스 영역(52) 및 드레인 영역(54)이 형성되어 있다.In the flash memory device, the floating gate 58a is limitedly formed on the active region, and the control gate electrode 62 extends over the semiconductor substrate while passing over the floating gate 58a. The source region 52 and the drain region 54 are formed in the semiconductor substrates on both sides of the floating gate 58a, that is, the substrates on both sides of the channel region.

도시된 것과 같이, 본 발명에서 부유 게이트(58a)의 상부면의 표면이 거친 것이 특징이다. 따라서, 단위 크기에서 부유 게이트(58a)의 상부면의 표면적은 하부면의 표면적보다 크다. 부유 게이트(58a) 상부면의 표면 거칠기에 의해 게이트 간 유전막(60)과 부유 게이트(58a)의 계면과, 제어 게이트 전극(62)과 게이트간 유전막(60)의 계면 또한 단위 크기당 표면적이 커질 수 있다.As shown, the surface of the upper surface of the floating gate 58a is rough in the present invention. Thus, the surface area of the upper surface of the floating gate 58a in unit size is larger than the surface area of the lower surface. The surface roughness of the upper surface of the floating gate 58a increases the surface area per unit size between the inter-gate dielectric film 60 and the floating gate 58a, and the interface between the control gate electrode 62 and the inter-gate dielectric film 60. Can be.

본 발명에서, 터널 절연막(56)은 단위 크기당 면적이 게이트 간 유전막(60)의 단위 크기당 면적보다 작다. 따라서, 게이트간 유전막의 면적이 터널절연막의 면적보다 커져 높은 커플링비를 가질 수 있다.In the present invention, the area per unit size of the tunnel insulation layer 56 is smaller than the area per unit size of the inter-gate dielectric layer 60. Therefore, the area of the inter-gate dielectric film is larger than the area of the tunnel insulating film, so that the coupling ratio can be high.

도 3 내지 도 5는 본 발명의 구현예에 따른 플래시 기억 장치의 제조 방법을 설명하기 위한 공정단면도들이다.3 to 5 are cross-sectional views illustrating a method of manufacturing a flash memory device according to an embodiment of the present invention.

도 3을 참조하면, 반도체 기판에 소자분리막을 형성하여 활성영역을 한정한 다. 소자분리막으로 한정된 활성영역에 터널 절연막(56)을 형성한다. 터널 절연막(56)은 활성영역의 반도체 기판에 국한되어 형성될 수 있고, 화학기상증착을 이용하는 경우 소자분리막 상부에도 형성될 수 있다. 그러나, 본 발명에서 터널 절연막(56)의 형성 위치는 중요하지 않고 다양한 기술을 변형하여 형성될 수 있다.Referring to FIG. 3, an isolation region is formed on a semiconductor substrate to define an active region. The tunnel insulating film 56 is formed in the active region defined by the device isolation film. The tunnel insulating layer 56 may be formed to be limited to the semiconductor substrate in the active region, and may also be formed on the device isolation layer when chemical vapor deposition is used. However, in the present invention, the formation position of the tunnel insulating film 56 is not important and may be formed by modifying various techniques.

터널 절연막(56) 상에 부유 게이트막(56)을 형성한다. 부유 게이트막(56)은 활성영역과 평행하게 활성영역의 기판 상에 형성될 수 있고, 활성영역을 덮고 일부분은 소자분리막의 상부를 덮을 수 있다. 역시, 부유 게이트막(56)의 형성 방법은 본 발명에 미치는 영향이 적기 때문에, 개략적으로 설명하고 공지의 방법을 다양하게 변형하여 형성할 수 있다.The floating gate film 56 is formed on the tunnel insulating film 56. The floating gate layer 56 may be formed on the substrate of the active region in parallel with the active region, and may cover the active region and a portion of the upper portion of the isolation layer. Also, since the floating gate film 56 has a small influence on the present invention, the floating gate film 56 can be formed by variously modifying the known method.

도 4를 참조하면, 본 발명에서 부유 게이트막(56)의 표면적을 증가시키기 위하여 부유 게이트막(56)의 상부면(58s)을 거칠게 만드는 것이 특징이다. 부유 게이트막(56)은 원자량이 높은 원자(59)의 충격으로 거칠어질 수 있다. 예컨대, 게르마늄 및 아르곤 중 어느 하나 또는 이들 모두의 원자를 가속시켜 부유 게이트막(56)에 충격을 가함으로써, 부유 게이트막(56)의 표면이 거칠어져 단위 크기당 표면적을 증가시킬 수 있다.Referring to FIG. 4, in the present invention, the top surface 58s of the floating gate film 56 is roughened to increase the surface area of the floating gate film 56. The floating gate film 56 may be roughened by the impact of the atoms 59 having a high atomic weight. For example, by accelerating the atoms of either or both of germanium and argon to impact the floating gate film 56, the surface of the floating gate film 56 can be roughened to increase the surface area per unit size.

부유 게이트막(56)은 폴리실리콘막으로 형성될 수 있으며, 기판의 전면에 증착된 후 패터닝되어 활성영역과 평행한 패턴을 형성한다. 가속된 이온 충격은 폴리실리콘막의 패터닝 전 또는 후에 실시할 수 있다.The floating gate layer 56 may be formed of a polysilicon layer and is deposited on the entire surface of the substrate and then patterned to form a pattern parallel to the active region. Accelerated ion bombardment can be carried out before or after the patterning of the polysilicon film.

도 5를 참조하면, 부유 게이트막(56) 상에 게이트간 유전막(60)을 형성하고, 게이트간 유전막(60) 상에 제어 게이트막(62)을 형성한다. 게이트간 유전막(60)은 통상적으로 실리콘산화막-실리콘질화막-실리콘산화막의 다층막(ONO막)을 사용한다. 본 발명에서 게이트간 유전막(60)은 ONO막에 제한되지 않고, 유전 상수가 높고 누설전류 특성이 우수한 절연물질 중 선택되어질 수 있다.Referring to FIG. 5, an inter-gate dielectric layer 60 is formed on the floating gate layer 56, and a control gate layer 62 is formed on the inter-gate dielectric layer 60. The inter-gate dielectric film 60 typically uses a multilayer film (ONO film) of a silicon oxide film-silicon nitride film-silicon oxide film. In the present invention, the inter-gate dielectric film 60 is not limited to the ONO film, and may be selected from an insulating material having a high dielectric constant and excellent leakage current characteristics.

부유 게이트막(56)의 표면이 거칠어졌기 때문에, 부유 게이트막의 표면 거칠기에 따라 게이트 간 유전막(60)의 면적도 넓어질 수 있으며, 제어게이트 전극(62)와 게이트 간 유전막(60)의 면적도 넓어질 수 있다.Since the surface of the floating gate film 56 is roughened, the area of the inter-gate dielectric film 60 may also increase according to the surface roughness of the floating gate film, and the area of the control gate electrode 62 and the inter-gate dielectric film 60 may also be increased. Can be widened.

계속해서, 도시하지는 않았지만 제어게이트 전극(62), 게이트간 유전막(60) 및 부유 게이트막(58)을 연속적으로 패터닝하여 부유 게이트(58a)를 형성하고, 제어게이트 전극(62)를 포함한 게이트 적층구조물을 이온주입마스크로 사용하여 기판에 소오스 영역(도2의 52) 및 드레인 영역(도 2의 54)를 형성한다.Subsequently, although not shown, the control gate electrode 62, the inter-gate dielectric film 60, and the floating gate film 58 are successively patterned to form the floating gate 58a, and the gate stack including the control gate electrode 62 is formed. The structure is used as an ion implantation mask to form a source region (52 in FIG. 2) and a drain region (54 in FIG. 2) on the substrate.

상술한 것과 같이 본 발명에 따르면, 가속된 이온의 충격으로 부유 게이트막의 표면을 거칠게 만듦으로써, 부유 게이트의 표면적을 증가시킬 수 있다.According to the present invention as described above, the surface area of the floating gate can be increased by roughening the surface of the floating gate film by the impact of the accelerated ions.

결과적으로, 동일한 평면적에서도 부유 게이트와 제어게이트 전극 사이의 커패시턴스를 향상시킬 수 있기 때문에 커플링비를 높일 수 있고, 프로그램 및 소거동작의 효율을 높일 수 있다.As a result, the capacitance between the floating gate and the control gate electrode can be improved even in the same plane area, so that the coupling ratio can be increased, and the efficiency of program and erase operations can be improved.

Claims (9)

반도체 기판 상에 형성된 터널절연막;A tunnel insulating film formed on the semiconductor substrate; 상기 터널절연막 상의 부유 게이트;A floating gate on the tunnel insulating film; 상기 부유 게이트 상의 게이트간 유전막; 및An inter-gate dielectric film on the floating gate; And 상기 게이트간 유전막 상에 제어게이트 전극을 포함하되, 상기 부유 게이트의 상부면은 가속된 원자의 충격으로 거칠어진 것을 특징으로 하는 플래시 기억 장치.And a control gate electrode on the inter-gate dielectric layer, wherein an upper surface of the floating gate is roughened by an impact of an accelerated atom. 제1항에서,In claim 1, 상기 부유 게이트 상부면의 표면적은 하부면의 표면적보다 큰 것을 특징으로 하는 플래시 기억 장치.And the surface area of the upper surface of the floating gate is larger than the surface area of the lower surface. 제2항에서,In claim 2, 상기 부유 게이트의 상부면의 단위 크기당 표면적은 하부면의 단위 크기당 표면적보다 큰 것을 특징으로 하는 플래시 기억 장치.And the surface area per unit size of the upper surface of the floating gate is larger than the surface area per unit size of the lower surface. 제1항에서,In claim 1, 상기 부유게이트와 상기 게이트간 유전막의 계면 및 상기 제어게이트 전극과 상기 게이트간 유전막의 계면의 단위 크기당 표면적은 상기 부유게이트와 상기 터 널절연막의 계면의 단위 크기당 표면적보다 큰 것을 특징으로 하는 플래시 기억 장치.And a surface area per unit size of the interface between the floating gate and the gate dielectric film and the interface between the control gate electrode and the gate dielectric film is larger than the surface area per unit size of the interface between the floating gate and the tunnel insulation film. store. 제1항에서,In claim 1, 상기 부유게이트의 상부면은 게르마늄 및 아르곤 중 적어도 하나의 원자의 충격으로 거칠어진 것을 특징으로 하는 플래시 기억 장치.And an upper surface of the floating gate is roughened by the impact of at least one atom of germanium and argon. 반도체 기판에 터널 절연막 및 부유게이트막을 형성하는 단계;Forming a tunnel insulating film and a floating gate film on the semiconductor substrate; 상기 부유게이트막에 가속된 원자의 충격을 가해 표면을 거칠게 만드는 단계;Applying an accelerated atom bombardment to the floating gate layer to roughen the surface; 상기 부유게이트막 상에 게이트간 유전막 및 제어게이트막을 형성하는 단계; 및Forming an inter-gate dielectric film and a control gate film on the floating gate film; And 상기 제어게이트막, 상기 게이트간 유전막 및 상기 부유게이트막을 연속적으로 패터닝하여 부유게이트, 게이트간 유전막 및 제어게이트 전극을 형성하는 단계를 포함하는 플래시 기억 장치의 제조 방법.And successively patterning the control gate film, the inter-gate dielectric film, and the floating gate film to form a floating gate, an inter-gate dielectric film, and a control gate electrode. 제6항에서,In claim 6, 상기 부유게이트막에 충격을 가하는 원자는 게르마늄 이온인 것을 특징으로 하는 플래시 기억 장치의 제조 방법.And the atom that bombards the floating gate film is germanium ions. 제6항에서,In claim 6, 상기 부유게이트막에 충격을 가하는 원자는 아르곤 이온인 것을 특징으로 하는 플래시 기억 장치의 제조 방법.And the atom that bombards the floating gate film is argon ions. 제6항에서,In claim 6, 상기 부유게이트막에 충격을 가하는 원자는 게르마늄 이온 및 아르곤 이온인 것을 특징으로 하는 플래시 기억 장치의 제조 방법.Atoms impacting the floating gate film are germanium ions and argon ions.
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08148584A (en) * 1994-11-22 1996-06-07 Mitsubishi Electric Corp Semiconductor device and its manufacture
KR20000004487A (en) * 1998-06-30 2000-01-25 김영환 Eprom device and method thereof
KR20050070906A (en) * 2003-12-31 2005-07-07 동부아남반도체 주식회사 Method for fabricating flash memory
US20060099786A1 (en) 2004-10-22 2006-05-11 Taiwan Semiconductor Manufacturing Co. Copper interconnect structure with modulated topography and method for forming the same
KR20060077651A (en) * 2004-12-30 2006-07-05 동부일렉트로닉스 주식회사 Method of fabricating the flash memory device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08148584A (en) * 1994-11-22 1996-06-07 Mitsubishi Electric Corp Semiconductor device and its manufacture
KR20000004487A (en) * 1998-06-30 2000-01-25 김영환 Eprom device and method thereof
KR20050070906A (en) * 2003-12-31 2005-07-07 동부아남반도체 주식회사 Method for fabricating flash memory
US20060099786A1 (en) 2004-10-22 2006-05-11 Taiwan Semiconductor Manufacturing Co. Copper interconnect structure with modulated topography and method for forming the same
KR20060077651A (en) * 2004-12-30 2006-07-05 동부일렉트로닉스 주식회사 Method of fabricating the flash memory device

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