KR100562742B1 - Semiconductor device and fabricating method thereof - Google Patents
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Abstract
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 보다 자세하게는 한 개의 트랜지스터로 2 Bit를 구현하여 소자의 사이즈를 1/2로 줄일 수 있는 비휘발성 메모리 소자에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a nonvolatile memory device capable of reducing the size of a device by 1/2 by implementing 2 bits with one transistor.
본 발명의 상기 목적은 반도체기판 상에 배치되는 폴리실리콘 게이트, 상기 폴리실리콘 게이트 및 기판의 사이에 형성된 게이트 산화막, 상기 폴리실리콘 게이트의 하부 측면에 배치되는 사이드월 플로팅 게이트, 상기 사이드월 플로팅 게이트와 기판 사이에 형성된 제 1 블럭 산화막, 상기 폴리실리콘 게이트와 사이드월 플로팅 게이트 사이에 형성된 제 2 블럭 산화막, 상기 사이드월 플로팅 게이트 양측 하부의 반도체 기판에 형성된 소오스/드레인 확장 영역, 상기 폴리실리콘 게이트와 사이드월 플로팅 게이트의 측벽에 형성된 사이드월 스페이서 및 상기 사이드월 스페이서 양측 하부의 반도체 기판에 형성된 소오스/드레인 영역을 포함하는 것을 특징으로 하는 반도체 소자에 의해 달성된다.The object of the present invention is a polysilicon gate disposed on a semiconductor substrate, a gate oxide film formed between the polysilicon gate and the substrate, a sidewall floating gate disposed on the lower side of the polysilicon gate, the sidewall floating gate and A first block oxide layer formed between the substrate, a second block oxide layer formed between the polysilicon gate and the sidewall floating gate, a source / drain extension region formed in the semiconductor substrate under both sides of the sidewall floating gate, and the polysilicon gate and the side And a source / drain region formed in a semiconductor substrate below both sidewall spacers and sidewall spacers formed on sidewalls of the wall floating gate.
따라서, 본 발명의 반도체 소자 및 그 제조방법은 폴리 실리콘 게이트 측면 아래에 형성된 사이드월 플로팅 게이트에 전자를 주입하거나 빼냄으로써 사이드월 플로팅 게이트 아래의 실리콘 기판 표면에 전위 장벽을 가변시켜 확장 형성된 소스에서 드레인으로의 전자 주입을 억제 또는 촉진하여 한 개의 트랜지스터로 2 Bit의 비휘발성 메모리 소자를 구현할 수 있으며 사이드월 플로팅 게이트에 의해 폴리실리콘 게이트의 토폴리지(topology)가 크게 영향을 받지 않기 때문에 공정 구현이 쉽다. 또한 한 개의 트랜지스터로 2 Bit를 구현할 수 있으므로 소자의 사이즈를 1/2로 줄일 수 있는 효과가 있다.Accordingly, the semiconductor device of the present invention and a method of fabricating the same according to the present invention provide a method for injecting or drawing electrons into a sidewall floating gate formed under a polysilicon gate, thereby varying a potential barrier on a surface of a silicon substrate under the sidewall floating gate, and draining the source from the expanded source. By suppressing or facilitating the injection of electrons into a single transistor, a 2-bit nonvolatile memory device can be realized with one transistor, and the process of the process is easy because the topology of the polysilicon gate is not significantly affected by the sidewall floating gate. . In addition, since 2 bits can be implemented with one transistor, the size of the device can be reduced to 1/2.
사이드월 플로팅 게이트, 비휘발성 메모리 소자, 2bitSidewall Floating Gate, Nonvolatile Memory Device, 2bit
Description
도 1은 종래기술에 의한 스택 게이트 구조의 플래쉬 메모리 소자의 단면도.1 is a cross-sectional view of a flash memory device of a stack gate structure according to the prior art.
도 2a 내지 2g는 본 발명에 의한 반도체 제조 공정의 공정단면도.2A to 2G are cross-sectional views of a process for manufacturing a semiconductor according to the present invention.
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 보다 자세하게는 한 개의 트랜지스터로 2 Bit를 구현하여 소자의 사이즈를 1/2로 줄일 수 있는 비휘발성 메모리 소자에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a nonvolatile memory device capable of reducing the size of a device by 1/2 by implementing 2 bits with one transistor.
플래쉬 메모리 소자는 전원이 공급되지 않더라도 그 메모리 셀에 저장되어 있는 정보를 유지할 뿐만 아니라, 회로기판(circuit board)에 장착되어 있는 상태로 고속의 전기적 소거가 가능한 비휘발성 메모리 장치이다. 플래쉬 메모리 기술은 셀 구조를 다양한 형태로 개선시키면서 계속적으로 발전하여 왔다. 이러한 다양한 셀의 종류로는 스택 게이트 셀(stacked gate cell), 스프릿 게이트 셀(split gate cell), 소오스 사이드 인젝션 셀(source side injection cell) 및 기타 구조의 많은 셀들이 있다. 이러한 다양한 셀들에 대해서 미국특허 제 5,455,792호에 기재되어 있다.The flash memory device is a non-volatile memory device capable of high-speed electrical erasing while maintaining information stored in the memory cell even when power is not supplied, as well as being mounted on a circuit board. Flash memory technology has continued to evolve while improving the cell structure in various forms. These various cell types include stacked gate cells, split gate cells, source side injection cells, and many other cells of other structures. Such various cells are described in US Pat. No. 5,455,792.
스택 게이트 셀은 플로팅 게이트(floating gate)와 컨트롤 게이트(control gate)가 순차적으로 적층되어 있는 형태이다. 이러한 스택 게이트 셀의 일례가 미국특허 제 4,698,787호에 기술되어 있다. 도 1을 참조하면 플로팅 게이트(11)와 컨트롤 게이트(12)가 기판(10)상에 형성되어 있다. CHEI(channel hot electron injection)를 이용하여 드레인(14)측에서 프로그래밍(programming) 동작을 실시하고, F-N(Fowler-Nordheim) 터널링(tunneling)을 이용하여 소오스(13)측에서 소거 동작을 실시한다. 이러한 스택 게이트 셀은 그 크기가 작기 때문에 플래쉬 메모리 장치의 단위 셀로서 가장 많이 사용되어져 왔다.The stack gate cell has a form in which a floating gate and a control gate are sequentially stacked. One example of such a stack gate cell is described in US Pat. No. 4,698,787. Referring to FIG. 1, a
한편, 미국특허 제 5,358,885호에는 게이트 전극과 소오스간의 저항을 감소시키기 위하여 게이트 채널부가 작은 T자형의 게이트 전극을 형성하는 방법에 대하여 기재되어 있다. 대한민국 공개특허 제 2003-51038호에는 대머신 공정을 이용하여 채널부보다 상부면의 단면적이 넓은 T자형의 게이트 제조방법을 제공하여, 게이트 전극 상부에 금속 샐리사이드 막이 형성되는 면적을 증가시켜 후속 열공정시 금속 샐리사이드막이 열화되는 것을 방지하고 게이트 전극의 저항을 감소시킬 수 있는 반도체 소자의 제조방법이 기재되어 있다.On the other hand, U.S. Patent No. 5,358,885 describes a method of forming a T-shaped gate electrode having a small gate channel portion in order to reduce the resistance between the gate electrode and the source. Korean Patent Laid-Open Publication No. 2003-51038 provides a T-shaped gate manufacturing method having a larger cross-sectional area of an upper surface than a channel portion by using a damascene process, thereby increasing the area where a metal salicide film is formed on the gate electrode, thereby increasing subsequent holes. A method of manufacturing a semiconductor device capable of preventing degradation of a metal salicide film on time and reducing the resistance of a gate electrode is described.
본 발명은 폴리 실리콘 게이트 측면 아래에 형성된 사이드월 플로팅 게이트에 전자를 주입하거나 빼냄으로써 사이드월 플로팅 게이트 아래의 실리콘 기판 표면에 전위 장벽을 가변시켜 확장 형성된 소오스에서 드레인으로의 전자 주입을 억제 또는 촉진하여 한 개의 트랜지스터로 2 Bit의 비휘발성 메모리 소자의 기능을 하는 반도체 소자 및 그 제조방법을 제공함에 본 발명의 목적이 있다.
By injecting or withdrawing electrons into the sidewall floating gate formed under the side of the polysilicon gate, the potential barrier is varied on the surface of the silicon substrate under the sidewall floating gate to suppress or promote electron injection from the expanded source to the drain. SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device which functions as a non-volatile memory device of 2 bits with one transistor and a method of manufacturing the same.
본 발명의 상기 목적은 반도체기판 상에 배치되는 폴리실리콘 게이트, 상기 폴리실리콘 게이트 및 기판의 사이에 형성된 게이트 산화막, 상기 폴리실리콘 게이트의 하부 측면에 배치되는 사이드월 플로팅 게이트, 상기 사이드월 플로팅 게이트와 기판 사이에 형성된 제 1 블럭 산화막, 상기 폴리실리콘 게이트와 사이드월 플로팅 게이트 사이에 형성된 제 2 블럭 산화막, 상기 사이드월 플로팅 게이트 양측 하부의 반도체 기판에 형성된 소오스/드레인 확장 영역, 상기 폴리실리콘 게이트와 사이드월 플로팅 게이트의 측벽에 형성된 사이드월 스페이서 및 상기 사이드월 스페이서 양측 하부의 반도체 기판에 형성된 소오스/드레인 영역을 포함하는 것을 특징으로 하는 반도체 소자에 의해 달성된다.The object of the present invention is a polysilicon gate disposed on a semiconductor substrate, a gate oxide film formed between the polysilicon gate and the substrate, a sidewall floating gate disposed on the lower side of the polysilicon gate, the sidewall floating gate and A first block oxide layer formed between the substrate, a second block oxide layer formed between the polysilicon gate and the sidewall floating gate, a source / drain extension region formed in the semiconductor substrate under both sides of the sidewall floating gate, and the polysilicon gate and the side And a source / drain region formed in a semiconductor substrate below both sidewall spacers and sidewall spacers formed on sidewalls of the wall floating gate.
본 발명의 상기 목적은 반도체 기판의 상부에 제 1 블럭 산화막과 희생막을 형성하고, 상기 희생막을 식각하여 트렌치를 형성하는 단계; 상기 트렌치의 양 측벽에 사이드월 플로팅 게이트를 형성하는 단계; 상기 제 1 블럭 산화막을 제거한 후 게이트 산화막과 사이트월 플로팅 게이트의 표면에 제 2 블럭 산화막을 동시에 형성하는 단계; 상기 구조물이 형성된 기판에 폴리실리콘을 증착하고 패터닝하여 폴리실리콘 게이트를 형성하는 단계; 상기 희생막을 제거하고, 상기 폴리실리콘 게이트와 사이드월 플로팅 게이트의 표면에 폴리 산화막을 형성하는 단계; 상기 구조물이 형성된 기판에 불순물 이온을 주입하여 소스/드레인 확장 영역을 형성하는 단계; 상기 폴리실리콘 게이트와 사이드월 플로팅 게이트의 측벽에 사이드월 스페이서를 형성하는 단계; 및 상기 구조물이 형성된 기판에 불순물 이온을 주입하여 소스/드레인 영역을 형성하는 단계를 포함하는 반도체 소자의 제조방법에 의해서 달성된다.The object of the present invention is to form a first block oxide film and a sacrificial layer on the semiconductor substrate, and etching the sacrificial layer to form a trench; Forming sidewall floating gates on both sidewalls of the trench; Removing the first block oxide film and simultaneously forming a second block oxide film on the surfaces of the gate oxide film and the site wall floating gate; Depositing and patterning polysilicon on the substrate on which the structure is formed to form a polysilicon gate; Removing the sacrificial layer and forming a poly oxide layer on surfaces of the polysilicon gate and the sidewall floating gate; Implanting impurity ions into the substrate on which the structure is formed to form source / drain extension regions; Forming sidewall spacers on sidewalls of the polysilicon gate and the sidewall floating gate; And implanting impurity ions into the substrate on which the structure is formed to form a source / drain region.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.Details of the above object and technical configuration of the present invention and the effects thereof according to the present invention will be more clearly understood by the following detailed description with reference to the drawings showing preferred embodiments of the present invention.
본 발명에 따른 반도체 소자는 반도체기판 상에 배치되는 폴리실리콘 게이트, 상기 폴리실리콘 게이트 및 기판의 사이에 형성된 게이트 산화막, 상기 폴리실리콘 게이트의 하부 측면에 배치되는 사이드월 플로팅 게이트, 상기 사이드월 플로팅 게이트와 기판 사이에 형성된 제 1 블럭 산화막, 상기 폴리실리콘 게이트와 사이드월 플로팅 게이트 사이에 형성된 제 2 블럭 산화막, 상기 사이드월 플로팅 게이트 양측 하부의 반도체 기판에 형성된 소오스/드레인 확장 영역, 상기 폴리실리콘 게이트와 사이드월 플로팅 게이트의 측벽에 형성된 사이드월 스페이서 및 상기 사이드월 스페이서 양측 하부의 반도체 기판에 형성된 소오스/드레인 영역을 포함한다.A semiconductor device according to the present invention includes a polysilicon gate disposed on a semiconductor substrate, a gate oxide layer formed between the polysilicon gate and the substrate, a sidewall floating gate disposed on a lower side of the polysilicon gate, and the sidewall floating gate. A first block oxide layer formed between the substrate and the substrate, a second block oxide layer formed between the polysilicon gate and the sidewall floating gate, a source / drain extension region formed in the semiconductor substrate at both sides of the sidewall floating gate, and the polysilicon gate; The semiconductor device includes sidewall spacers formed on sidewalls of sidewall floating gates, and source / drain regions formed on a semiconductor substrate under both sidewall spacers.
상기 폴리실리콘 게이트는 하부 길이가 상부 길이보다 적은 T자형이며, 상기 사이드월 스페이서와 폴리실리콘 게이트 사이, 그리고 사이드월 스페이서와 사이드월 플로팅 게이트사이에는 폴리 산화막이 형성되어 있다.The polysilicon gate has a lower T-shaped lower length than the upper length, and a poly oxide film is formed between the sidewall spacer and the polysilicon gate and between the sidewall spacer and the sidewall floating gate.
도 2a 내지 도 2g는 본 발명에 따른 반도체 제조 공정을 나타낸 공정단면도이다.2A to 2G are cross-sectional views illustrating a semiconductor manufacturing process according to the present invention.
우선, 도 2a에 도시된 바와 같이, 상기 반도체 기판(101) 전면에 제 1 블럭 산화막(102)을 형성하고, 상기 제 1 블럭 산화막의 상부에 희생막(103)이 형성된다. 상기 희생막은 산화막 또는 질화막이 바람직하다. 이어, 패터닝공정으로 게이트가 형성될 영역의 상기 희생막을 제거하여 트렌치를 형성한다.First, as shown in FIG. 2A, a first
다음, 도 2b에 도시된 바와 같이, 상기 트렌치가 형성된 기판의 상부에 폴리실리콘을 증착하고 이방성 식각을 실시하여 사이드월 플로팅 게이트(104)를 형성시킨다. 상기 폴리실리콘의 증착 전에 전 공정에서 형성된 제 1 블럭 산화막이 트렌치 형성 중에 제거되었다면 다시 산화막을 형성하고 폴리실리콘을 증착한다.Next, as illustrated in FIG. 2B, polysilicon is deposited on the trench-formed substrate and anisotropic etching is performed to form the
다음, 도 2c에 도시된 바와 같이, 폴리실리콘 게이트(107)가 형성될 영역에 남아 있는 제 1 블럭 산화막을 제거한 후 게이트 산화막(105)과 제 2 블럭 산화막(106)을 동시에 형성한다. 상기 게이트 산화막과 제 2 블럭 산화막은 산화(Oxidation)공정, LPCVD 또는 HDP CVD 등을 이용하여 형성시킬 수 있으며, 가장 바람직하게는 산화공정을 이용하여 형성한다.Next, as shown in FIG. 2C, the
다음, 도 2d에 도시된 바와 같이, 상기 구조물이 형성된 기판에 폴리실리콘을 증착하고 패터닝하여 폴리실리콘 게이트(107)를 형성한다.Next, as illustrated in FIG. 2D, polysilicon is deposited and patterned on the substrate on which the structure is formed to form a
다음, 도 2e에 도시된 바와 같이, 식각공정으로 상기 희생막을 제거하고, 이 어 재산화막 공정을 통해 폴리실리콘 게이트와 사이드월 플로팅 게이트의 표면에 폴리 산화막(108)을 형성한다.Next, as shown in FIG. 2E, the sacrificial film is removed by an etching process, and a
다음, 도 2f에 도시된 바와 같이, 상기 폴리실리콘 게이트를 마스크로 하여 불순물 이온을 주입하여 소스/드레인 확장 영역(109)을 형성한다. Next, as shown in FIG. 2F, impurity ions are implanted using the polysilicon gate as a mask to form a source / drain extension region 109.
다음, 도 2g에 도시된 바와 같이, 폴리실리콘 게이트와 사이드웰 플로팅 게이트의 측벽에 사이드월 스페이서(110)를 형성한다. 이어, 상기 폴리실리콘 게이트와 사이드월 스페이서를 마스크로 하여 불순물 이온을 주입하여 소스/드레인 영역(111)을 형성한다. 상기 사이드월 스페이서는 질화막으로 형성하는 것이 바람직하다.Next, as shown in FIG. 2G,
이어, 살리사이드 공정을 통하여 콘택이 형성될 영역에 살리사이드층을 형성하고, 금속배선 공정을 통하여 금속배선을 형성한다.Subsequently, a salicide layer is formed in a region where a contact is to be formed through a salicide process, and a metal wiring is formed through a metal wiring process.
상기와 같은 공정으로 제조된 트랜지스터는 폴리 실리콘 게이트 양측면 하부에 형성된 사이드월 플로팅 게이트에 전자 또는 정공을 주입하거나 빼냄으로서 사이드월 플로팅 게이트 하부의 실리콘 기판 표면에 전위 장벽을 가변시킨다. 상기의 작용으로 소스에서 드레인으로 전자가 주입이 안되도록 하거나 잘 되도록 함으로써 한 개의 트랜지스터로 2 Bit의 비휘발성 메모리 소자를 구현할 수 있다.The transistor manufactured by the above process changes the potential barrier on the surface of the silicon substrate under the sidewall floating gate by injecting or extracting electrons or holes into the sidewall floating gate formed under both sides of the polysilicon gate. As a result of the above operation, a 2 bit nonvolatile memory device can be realized using a single transistor by preventing or injecting electrons from a source to a drain.
상세히 설명된 본 발명에 의하여 본 발명의 특징부를 포함하는 변화들 및 변형들이 당해 기술 분야에서 숙련된 보통의 사람들에게 명백히 쉬워질 것임이 자명하다. 본 발명의 그러한 변형들의 범위는 본 발명의 특징부를 포함하는 당해 기술 분야에 숙련된 통상의 지식을 가진 자들의 범위 내에 있으며, 그러한 변형들은 본 발명의 청구항의 범위 내에 있는 것으로 간주된다.It will be apparent that changes and modifications incorporating features of the invention will be readily apparent to those skilled in the art by the invention described in detail. It is intended that the scope of such modifications of the invention be within the scope of those of ordinary skill in the art including the features of the invention, and such modifications are considered to be within the scope of the claims of the invention.
따라서, 본 발명의 반도체 소자 및 그 제조방법은 폴리 실리콘 게이트 측면 아래에 형성된 사이드월 플로팅 게이트에 전자를 주입하거나 빼냄으로써 사이드월 플로팅 게이트 아래의 실리콘 기판 표면에 전위 장벽을 가변시켜 확장 형성된 소스에서 드레인으로의 전자 주입을 억제 또는 촉진하여 한 개의 트랜지스터로 2 Bit의 비휘발성 메모리 소자를 구현할 수 있으며 사이드월 플로팅 게이트에 의해 폴리실리콘 게이트의 토폴리지(topology)가 크게 영향을 받지 않기 때문에 공정 구현이 쉽다. 또한 한 개의 트랜지스터로 2 Bit를 구현할 수 있으므로 소자의 사이즈를 1/2로 줄일 수 있는 효과가 있다.Accordingly, the semiconductor device of the present invention and a method of fabricating the same according to the present invention provide a method for injecting or drawing electrons into a sidewall floating gate formed under a polysilicon gate, thereby varying a potential barrier on a surface of a silicon substrate under the sidewall floating gate, and draining the source from the expanded source. By suppressing or facilitating the injection of electrons into a single transistor, a 2-bit nonvolatile memory device can be realized with one transistor, and the process of the process is easy because the topology of the polysilicon gate is not significantly affected by the sidewall floating gate. . In addition, since 2 bits can be implemented with one transistor, the size of the device can be reduced to 1/2.
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