KR100791626B1 - Programable clock generator and Pipelined Convertor therewith - Google Patents
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Abstract
프로그래머블 클럭 발생기 및 프로그래머블 클럭 발생기를 이용하는 파이프라인 변환기가 개시된다.A pipelined converter using a programmable clock generator and a programmable clock generator is disclosed.
본 발명은 입력단이 기준 클럭에 연결되고, 소정의 제어 전압에 따라 상기 기준 클럭을 반전시키는 구간을 가변시키는 제1 프로그래머블 반전부, 상기 기준 클럭에 연결되어 상기 기준 클럭을 반전시키는 인버터부, 상기 인버터부에 입력단이 연결되고, 소정의 제어 전압에 따라 상기 입력단 신호를 반전시키는 구간을 가변시키는 제2 프로그래머블 반전부, 셋 입력이 상기 기준 클럭에 연결되고, 리셋 입력이 상기 제1 프로그래머블 반전부의 출력에 연결된 제1 래치 회로 및 셋 입력이 상기 인버터부에 연결되고, 리셋 입력이 상기 제2 프로그래머블 반전부의 출력에 연결된 제2 래치 회로를 포함한다.According to the present invention, a first programmable inversion unit having an input terminal connected to a reference clock and varying an interval for inverting the reference clock according to a predetermined control voltage, an inverter unit connected to the reference clock to invert the reference clock, and the inverter A second programmable inverter configured to vary an interval for inverting the input terminal signal according to a predetermined control voltage, a set input connected to the reference clock, and a reset input connected to an output of the first programmable inverter. The first latch circuit and the set input connected to the inverter unit and the reset input includes a second latch circuit connected to the output of the second programmable inverting unit.
본 발명에 의하면, 파이프 라인 ADC 회로의 선형성을 유지하면서, 고 해상도 ADC를 구현할 수 있게 하면서도 전력 소모를 낮출 수 있고, 전력 소모에 따라 제어 전압을 변경시켜 최적의 듀티비를 갖는 클럭 신호를 사용함으로써, 전력 소모를 최소화할 수 있는 효과가 있다.According to the present invention, it is possible to implement a high-resolution ADC while maintaining the linearity of the pipelined ADC circuit while lowering power consumption, and by using a clock signal having an optimum duty ratio by changing the control voltage according to power consumption. Therefore, the power consumption can be minimized.
Description
도 1은 종래 파이프 라인 변환기에서 하나의 스테이지를 도시한 회로도이다.1 is a circuit diagram showing one stage in a conventional pipeline converter.
도 2a는 도 1에 사용되는 클럭 신호 및 출력 신호의 타이밍도이다.2A is a timing diagram of a clock signal and an output signal used in FIG. 1.
도 2b는 도 2a에 대한 시뮬레이션 결과를 나타내는 그래프이다.FIG. 2B is a graph showing a simulation result with respect to FIG. 2A.
도 3은 본 발명이 적용되는 파이프 라인 변환기의 블럭도이다.3 is a block diagram of a pipeline converter to which the present invention is applied.
도 4는 본 발명의 일 실시예에 따른 프로그래머블 클럭 발생기의 블럭도이다.4 is a block diagram of a programmable clock generator in accordance with one embodiment of the present invention.
도 5a는 도 4의 상세 회로도이다.5A is a detailed circuit diagram of FIG. 4.
도 5b는 도 5a의 노드별 신호의 타이밍도이다.FIG. 5B is a timing diagram of the node-by-node signal of FIG. 5A.
도 6은 본 발명의 다른 실시예에 따른 프로그래머블 클럭 발생기의 블럭도이다.6 is a block diagram of a programmable clock generator in accordance with another embodiment of the present invention.
도 7a는 도 6의 상세 회로도이다.FIG. 7A is a detailed circuit diagram of FIG. 6.
도 7b는 도 7a의 노드별 신호의 타이밍도이다.FIG. 7B is a timing diagram of the node-by-node signal of FIG. 7A.
도 8은 본 발명의 또다른 실시예에 따른 프로그래머블 클럭 발생기를 이용하는 파이프라인 변환기의 블럭도이다.8 is a block diagram of a pipeline converter using a programmable clock generator in accordance with another embodiment of the present invention.
도 9는 본 발명의 또다른 실시예에 따른 프로그래머블 클럭 발생기를 이용하 는 파이프라인 변환기의 블럭도이다.9 is a block diagram of a pipeline converter using a programmable clock generator in accordance with another embodiment of the present invention.
도 10a는 도 4 및 도 6에 따른 클럭 신호 및 출력 신호의 타이밍도이다.10A is a timing diagram of a clock signal and an output signal according to FIGS. 4 and 6.
도 10b는 도 10a에 대한 시뮬레이션 결과를 나타내는 그래프이다.10B is a graph showing a simulation result with respect to FIG. 10A.
본 발명은 클럭 발생기에 관한 것으로, 특히, 프로그래머블 클럭 발생기 및 프로그래머블 클럭 발생기를 이용하는 파이프라인 변환기에 관한 것이다.TECHNICAL FIELD The present invention relates to a clock generator, and more particularly, to a pipeline converter using a programmable clock generator and a programmable clock generator.
현재 저전력 파이프라인 ADC(Analog to Digital Convertor)를 구현하고자 하는 많은 연구들이 전력소모를 많이 차지하는 앰프(Amp) 분야에 집중적으로 이루어지고 있으며 다음과 같은 여러 가지 방법들이 제시되고 있다. Currently, many researches for implementing low power pipeline ADC (Analog to Digital Convertor) have been focused on the power-consuming amplifier (Amp) field.
첫 번째 방법은 앰프(Amp)를 공유해 사용하는 것인데, 엠디에이씨(MDAC)의 Op앰프(Amp)가 Holding 즉 증폭(Amplification) 주기 동안만 사용 되고, 이때, 인접한 엠디에이씨(MDAC)의 스테이지(Stage)는 동일한 시간에 서로 반대의 클럭 신호를 가지고 그 기능을 수행하게 된다. 따라서 인접한 두 스테이지(Stage)의 엠디에이씨(MDAC)에서 각각의 증폭(Amplification) 주기 동안 하나의 Op앰프(Amp)를 나누어 사용하게 된다. The first method is to share and use an amplifier. The MD amp's op amp is used only during the holding, that is, the amplification period, and the stage of the adjacent MDAC is used. ) Performs the function with the clock signals opposite each other at the same time. Therefore, one op amp is divided and used during each amplification period in the MDAC of two adjacent stages.
이러한 방법은 전체 스테이지(Stage)에서 사용하는 Op앰프(Amp)의 개수를 절반으로 줄일 수 있어서 전력 소모를 크게 줄일 수 있지만, 여러 다른 단점이 존재하게 된다. This method can reduce the number of op amps used in the entire stage by half, which can greatly reduce power consumption, but there are various other disadvantages.
먼저, 추가적인 스위치가 필요하게 되며, 이러한 스위치는 직렬 저항성분을 가지게 되고, 입력 단의 샘플링 커패시터와 함께 매 스테이지(Stage)의 Settling 특성을 저하 시키는 요인이 된다. 또한 고속의 동작을 요구할 경우 온 저항의 영향을 더욱 증가 시키게 됨으로써 회로의 선형성을 감소시키는 원인이 되기도 한다. 물론 스위치의 크기를 조절함으로써 이러한 영향을 줄일 수는 있으나 이러한 크기를 증가시키는 방법 역시 차지 인젝션(Charge injection)과 클럭 피드쓰루(Clock feed through) 등의 특성을 증가시키는 트레이드 오프(Trade off) 관계를 갖게 된다. 따라서 이러한 스위치에 증가는 많은 에러 요인을 줄이기 위한 추가적인 정교한 설계를 요구하게 된다. First, an additional switch is required, and this switch has a series resistance component, which causes the settling characteristic of each stage to decrease together with the sampling capacitor of the input stage. In addition, when high-speed operation is required, the effect of the on-resistance is further increased, thereby reducing the linearity of the circuit. Of course, this effect can be reduced by adjusting the size of the switch, but the method of increasing the size also introduces a trade-off relationship that increases characteristics such as charge injection and clock feed through. Will have The increase in these switches therefore requires additional sophisticated designs to reduce many error sources.
앰프(Amp)에서 소모하는 전력을 줄이기 위한 두 번째 방법으로 뺄샘기(Subtractor)를 이용한 개방 루프(Open loop) 구조로 이득을 구현하는 방법이 있다. The second method to reduce the power consumption of the amplifier (Amp) is to implement the gain in an open loop structure using a subtractor (Subtractor).
도 1은 종래 파이프 라인 변환기에서 하나의 스테이지를 도시한 회로도이다.1 is a circuit diagram showing one stage in a conventional pipeline converter.
샘플링 페이즈(sampling phase, Ф1) 또는 홀딩 페이즈(holding phase, Ф2)에 따라 개폐되는 복수의 스위치와 각 스테이지는 ADC(110), DAC(120), 증폭부(130)를 포함한다.A plurality of switches and stages that are opened and closed according to a
샘플링 페이즈(sampling phase, Ф1) 동안, 아날로그 입력 신호는 샘플링 커패시터(Cs)에 의해 샘플링된다. 이때, MSB(Most Significant Bit)는 아날로그 입력 신호와 기준값을 비교하여 결정된다.During the sampling phase, F1, the analog input signal is sampled by the sampling capacitor Cs. In this case, the Most Significant Bit (MSB) is determined by comparing an analog input signal with a reference value.
홀딩 페이즈(holding phase, Ф2) 동안, 커패시터는 DAC(120) 출력 쪽으로 스위치되고, 잔류 성분은 증폭되어 기준값과 비교된다.During the holding phase, Ф2, the capacitor is switched towards the
다음 스테이지는 이전 스테이와 반대의 페이즈에서 동일한 동작을 수행한다.The next stage performs the same operation in a phase opposite to the previous stay.
도 2a는 도 1에 사용되는 클럭 신호(Ф1, Ф2) 및 출력 신호(Vres(l))의 타이밍도이다.FIG. 2A is a timing diagram of the clock signals Ф1 and Ф2 and the output signal Vres (l) used in FIG.
도 2a는 일반적인 50%/50%의 듀티(duty)를 갖는 클럭 신호를 인가하였을 경우, 엠디에이씨(MDAC)의 출력 결과를 나타낸다. 엠디에이씨(MDAC)의 증폭(Amplification) 주기 동안에 세틀링(Settling)이 진행되고 있으나 높은 해상도를 만족하기 위해서는 더욱 빠른 세틀링(Settling) 시간이 요구됨을 알 수 있다. 따라서, 이러한 결과는 더욱 넓은 단위 이득 주파수를 갖는 Op앰프(Amp)를 필요로 하게 된다. FIG. 2A shows an output result of MDAC when a clock signal having a typical 50% / 50% duty is applied. Although settling is being performed during the MDAC amplification cycle, it can be seen that a faster settling time is required to satisfy the high resolution. Therefore, this result requires an op amp having a wider unity gain frequency.
도 2b는 도 2a에 대한 시뮬레이션 결과를 나타내는 그래프이다.FIG. 2B is a graph showing a simulation result with respect to FIG. 2A.
따라서, 종래의 파이프 라인 변환기는 트랜지스터가 갖는 채널 길이 모듈레이션(Channel length modulation)과 미스 매치(Mismatch)등의 특성에 따라 이득이 민감하게 변화하여, 전체 회로의 선형성을 유지하기가 매우 어렵고, 고 해상도를 요구하는 ADC의 구현에는 그 응용이 제한되며, 전력 소모가 크게 되는 문제점이 있다.Therefore, in the conventional pipeline converter, the gain is sensitively changed according to the characteristics of channel length modulation and mismatch of the transistor, so that it is very difficult to maintain the linearity of the entire circuit, The implementation of the ADC that requires the application is limited, there is a problem that the power consumption is large.
따라서, 본 발명이 이루고자 하는 첫번째 기술적 과제는 파이프 라인 ADC 회로의 선형성을 유지하고, 고 해상도 ADC를 구현할 수 있게 하면서도 전력 소모를 낮출 수 있는 프로그래머블 클럭 발생기를 제공하는데 있다.Therefore, the first technical problem to be achieved by the present invention is to provide a programmable clock generator that can maintain the linearity of the pipelined ADC circuit, and implement a high resolution ADC while lowering power consumption.
본 발명이 이루고자 하는 두번째 기술적 과제는 상기의 프로그래머블 클럭 발생기를 이용하는 파이프라인 변환기를 제공하는데 있다.A second technical object of the present invention is to provide a pipeline converter using the programmable clock generator.
상기의 첫번째 기술적 과제를 해결하기 위하여, 본 발명은 입력단이 기준 클럭에 연결되고, 소정의 제어 전압에 따라 상기 기준 클럭을 반전시키는 구간을 가변시키는 제1 프로그래머블 반전부, 상기 기준 클럭에 연결되어 상기 기준 클럭을 반전시키는 인버터부, 상기 인버터부에 입력단이 연결되고, 소정의 제어 전압에 따라 상기 입력단 신호를 반전시키는 구간을 가변시키는 제2 프로그래머블 반전부, 셋 입력이 상기 기준 클럭에 연결되고, 리셋 입력이 상기 제1 프로그래머블 반전부의 출력에 연결된 제1 래치 회로 및 셋 입력이 상기 인버터부에 연결되고, 리셋 입력이 상기 제2 프로그래머블 반전부의 출력에 연결된 제2 래치 회로를 포함하는 프로그래머블 클럭 발생기를 제공한다.In order to solve the first technical problem described above, the present invention is a first programmable inverting unit is connected to the reference clock, the first programmable inverting unit for varying the interval for inverting the reference clock according to a predetermined control voltage, An inverter unit for inverting a reference clock, an input terminal is connected to the inverter unit, a second programmable inverter for varying an interval for inverting the input terminal signal according to a predetermined control voltage, a set input is connected to the reference clock, and a reset Providing a programmable clock generator comprising a first latch circuit having an input coupled to the output of the first programmable inverter and a second latch circuit having a reset input coupled to the inverter and a reset input coupled to the output of the second programmable inverter do.
또한, 상기의 첫번째 기술적 과제를 해결하기 위하여, 본 발명은 입력단이 기준 클럭에 연결되고, 소정의 제어 전압에 따라 상기 기준 클럭을 딜레이시키는 구간을 가변시키는 제1 프로그래머블 딜레이부, 상기 기준 클럭에 연결되어 상기 기준 클럭을 반전시키는 인버터부, 상기 인버터부에 입력단이 연결되고, 소정의 제어 전압에 따라 상기 기준 클럭을 딜레이시키는 구간을 가변시키는 제2 프로그래머블 딜레이부, 셋 입력이 상기 기준 클럭에 연결되고, 리셋 입력이 상기 제1 프로그래머블 딜레이부의 출력에 연결된 제3 래치 회로 및 셋 입력이 상기 인버터부에 연결되고, 리셋 입력이 상기 제2 프로그래머블 딜레이부의 출력에 연결된 제4 래치 회로를 포함하는 프로그래머블 클럭 발생기를 제공한다.In addition, in order to solve the first technical problem described above, the present invention is connected to a first programmable delay unit, the input terminal is connected to the reference clock, the variable delay period for delaying the reference clock according to a predetermined control voltage, the reference clock An inverter unit for inverting the reference clock, an input terminal of the inverter unit is connected, a second programmable delay unit for varying a period for delaying the reference clock according to a predetermined control voltage, and a set input is connected to the reference clock And a third latch circuit having a reset input connected to the output of the first programmable delay unit and a fourth latch circuit having a reset input connected to the inverter unit and a reset input connected to the output of the second programmable delay unit. To provide.
한편, 상기의 두번째 기술적 과제를 해결하기 위하여, 본 발명은 소정의 정수 M 이하의 임의의 정수 N 에 대하여, 아날로그 신호를 대응하는 M 비트의 비트값으로 변환시키는 M 스테이지의 파이프 라인 아날로그 디지털 변환부, 입력단이 기준 클럭에 연결되고, 소정의 제어 전압에 따라 상기 기준 클럭을 반전시키는 구간을 가변시키는 제1 프로그래머블 반전부, 상기 기준 클럭에 연결되어 상기 기준 클럭을 반전시키는 인버터부, 상기 인버터부에 입력단이 연결되고, 소정의 제어 전압에 따라 상기 입력단 신호를 반전시키는 구간을 가변시키는 제2 프로그래머블 반전부, 셋 입력이 상기 기준 클럭에 연결되고 리셋 입력이 상기 제1 프로그래머블 반전부의 출력에 연결되어, 출력신호를 상기 파이프 라인 아날로그 디지털 변환부의 N-1 번째 스테이지 클럭 입력에 인가하는 제1 래치 회로 및 셋 입력이 상기 인버터부에 연결되고 리셋 입력이 상기 제2 프로그래머블 반전부의 출력에 연결되어, 출력신호를 상기 파이프 라인 아날로그 디지털 변환부의 N 번째 스테이지 클럭 입력에 인가하는 제2 래치 회로를 포함하는 프로그래머블 클럭 발생기를 이용하는 파이프라인 변환기를 제공한다.Meanwhile, in order to solve the above second technical problem, the present invention provides a pipelined analog-to-digital converter of an M stage for converting an analog signal into a bit value of a corresponding M bit for an arbitrary integer N of a predetermined integer M or less. A first programmable inversion unit having an input terminal coupled to a reference clock and varying an interval for inverting the reference clock according to a predetermined control voltage, an inverter unit connected to the reference clock to invert the reference clock, and the inverter unit A second programmable inverter configured to vary an interval for inverting the input terminal signal according to a predetermined control voltage, a set input connected to the reference clock, and a reset input connected to an output of the first programmable inverter; N-1th stage clock of the pipeline analog-to-digital converter A first latch circuit and a set input applied to the output to the inverter unit and a reset input to the output of the second programmable inverter to apply an output signal to the N-th stage clock input of the pipeline analog-to-digital converter. A pipeline converter using a programmable clock generator comprising a second latch circuit is provided.
또한, 상기의 두번째 기술적 과제를 해결하기 위하여, 본 발명은 소정의 정수 M 이하의 임의의 정수 N 에 대하여, 아날로그 신호를 대응하는 M 비트의 비트값으로 변환시키는 M 스테이지의 파이프 라인 아날로그 디지털 변환부, 입력단이 기준 클럭에 연결되고, 소정의 제어 전압에 따라 상기 기준 클럭을 딜레이시키는 구간을 가변시키는 제1 프로그래머블 딜레이부, 상기 기준 클럭에 연결되어 상기 기 준 클럭을 반전시키는 인버터부, 상기 인버터부에 입력단이 연결되고, 소정의 제어 전압에 따라 상기 기준 클럭을 딜레이시키는 구간을 가변시키는 제2 프로그래머블 딜레이부, 셋 입력이 상기 기준 클럭에 연결되고 리셋 입력이 상기 제1 프로그래머블 딜레이부의 출력에 연결되어, 출력신호를 상기 파이프 라인 아날로그 디지털 변환부의 N-1 번째 스테이지 클럭 입력에 인가하는 제3 래치 회로 및 셋 입력이 상기 인버터부에 연결되고 리셋 입력이 상기 제2 프로그래머블 딜레이부의 출력에 연결되어, 출력신호를 상기 파이프 라인 아날로그 디지털 변환부의 N 번째 스테이지 클럭 입력에 인가하는 제4 래치 회로를 포함하는 프로그래머블 클럭 발생기를 이용하는 파이프라인 변환기를 제공한다.In addition, in order to solve the second technical problem described above, the present invention provides a pipelined analog-to-digital converter of M stages for converting an analog signal into a bit value of a corresponding M bit for an arbitrary integer N below a predetermined integer M. A first programmable delay unit having an input terminal coupled to a reference clock and varying an interval for delaying the reference clock according to a predetermined control voltage, an inverter unit connected to the reference clock to invert the reference clock, and the inverter unit A second programmable delay unit configured to vary an interval for delaying the reference clock according to a predetermined control voltage, a set input connected to the reference clock, and a reset input connected to an output of the first programmable delay unit Output signal to the N-1 th stage of the analog-to-digital converter of the pipeline; A third latch circuit and a set input applied to the last clock input are connected to the inverter section, and a reset input is connected to the output of the second programmable delay section, and the output signal is connected to the N-th stage clock input of the pipeline analog to digital converter section. A pipeline converter using a programmable clock generator including a fourth latch circuit to be applied is provided.
본 발명은 종래의 파이프 라인 변환기의 문제점을 해결하게 위하여, 저전력 소모를 구현하고, 별도의 회로를 필요로 하지 않으면서, 전체 회로의 선형성을 유지할 수 있는 새로운 방식의 샘플/홀드 방식의 시간기법을 제공한다.In order to solve the problems of the conventional pipeline converter, the present invention provides a new method of sample / hold method that can implement low power consumption and maintain linearity of the entire circuit without requiring a separate circuit. to provide.
본 발명에 따른 샘플/홀드 시간 기법 즉, 프로그래머블 클럭 발생기는 파이프라인 ADC의 가장 큰 전력을 소모하는 부분인 엠디에이씨(MDAC)의 전력소모를 줄여 별도의 회로 설계를 필요로 하지 않으면서, 저전력 파이프라인 ADC를 설계할 수 있어 유무선 통신시스템, 디지털 영상 기기 등의 모바일 분야에 응용이 가능하다.The sample / hold time technique, or programmable clock generator, according to the present invention reduces the power consumption of MDAC, the largest power dissipation part of the pipeline ADC, thus eliminating the need for a separate circuit design. The line ADC can be designed for applications in mobile applications such as wired and wireless communication systems and digital video equipment.
이하에서는 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다.Hereinafter, with reference to the drawings will be described a preferred embodiment of the present invention.
도 3은 본 발명이 적용되는 파이프 라인 변환기의 블럭도이다.3 is a block diagram of a pipeline converter to which the present invention is applied.
파이프라인 변환기 즉, 파이프라인 ADC는 처음 입력단에 아날로그 입력을 대응하는 DC값으로 바꾸어 주는 샘플 & 홀드를 포함하고, 비교기, 서브 A/D 변환기, 서브 D/A 변환기 , 뺄셈기 및 게인(Gain) 앰프(Amp)를 포함한다. 특히, D/A 변환기와 뺄셈기 그리고 게인(Gain) 앰프(Amp)를 합쳐서 엠디에이씨(MDAC) 라고 한다.Pipeline converters, or pipelined ADCs, have a sample & hold that first converts the analog inputs to the corresponding DC values at the input, and are comparators, sub A / D converters, sub D / A converters, subtractors, and gains. Amp is included. In particular, the D / A converter, the subtractor and the gain amplifier (Amp) are combined to be referred to as MDAC.
딜레이 셀과 같은 D 플립 플롭(D-flip flops)은 각 스테이지에서의 디지털 출력을 지연시키고 서로 동기화시키기 위해 사용된다.D-flip flops, such as delay cells, are used to delay and synchronize the digital outputs at each stage.
각 스테이지는 본 발명에 따른 프로그래머블 클럭 발생기에 의한 클럭 신호에 동기된다.Each stage is synchronized with a clock signal by a programmable clock generator in accordance with the present invention.
엠디에이씨(MDAC)의 Op앰프(Amp)가 동작하는 것은 단지 홀드 모드 즉, 증폭(Amplification) 주기에 국한되므로 샘플링 주기의 일부를 증폭(Amplification) 주기에 사용하는 클럭 신호를 제공한다. 이때, 듀티 사이클(duty cycle)은 50%/50%이 아니다.The operation of the MDAC op amp Amp is limited to the hold mode, i.e., the amplification period, thus providing a clock signal that uses a portion of the sampling period for the amplification period. At this time, the duty cycle is not 50% / 50%.
본 발명에 따른 클럭신호를 25/75%의 듀티 사이클을 갖는 경우를 예로 설명하면 다음과 같다.A case in which the clock signal according to the present invention has a duty cycle of 25/75% is described as an example.
1주기가 20ns이라면, 50%/50%의 듀티 사이클(duty cycle)을 갖는 일반적인 클럭에 비해, 25/75%의 듀티 사이클을 갖는 클럭 신호는 입력 신호가 샘플 커패시터에 완전히 충전되는 5ns의 샘플링 시간을 가지고, 15ns의 증폭(Amplification)의 주기를 가진다. 따라서, 25/75%의 듀티 사이클을 갖는 경우, 5ns 만큼의 세틀링(Settling) 시간에 대한 마진(Margin)이 증가함을 알 수 있다. If one cycle is 20ns, a clock signal with a duty cycle of 25/75%, compared to a typical clock with a 50% / 50% duty cycle, has a 5ns sampling time when the input signal is fully charged to the sample capacitor. With a 15ns amplification cycle. Therefore, when the duty cycle of 25/75%, it can be seen that the margin for the settling time by 5 ns increases.
폐 루프(Closed loop) 구조에 사용되는 Op앰프(Amp)의 특성과 세틀링(Settling) 시간 사이에는 다음의 수학식 1, 수학식 2 및 수학식 3과 같은 관계가 성립함을 알 수 있다.It can be seen that the following equations (1), (2) and (3) are established between the characteristics of the op amp (Amp) used in the closed loop structure and the settling time.
따라서 제한된 증폭(Amplification)의 시간 동안에 출력 값을 각 비트에서 요구되는 해상도 이내의 값으로 세틀링(Settling) 하기 위해서는 매우 넓은 단위 이득 주파수가 요구된다. 그러나 이러한 높은 성능을 가진 Op앰프(Amp)의 경우 전류의 소모가 커져 전력 소모 또한 늘어날 뿐 만 아니라, 설계하는 것 역시 매우 어려운 단점을 갖게 된다. 그러나, 25%/75%의 듀티 사이클(duty cycle)을 갖는 클럭 신호는 저전력 Op앰프(Amp)의 사용을 가능하게 하여, 파이프라인 ADC의 전력 소모를 줄일 수 있다. Thus, a very wide unity gain frequency is required to settling the output value to a value within the resolution required for each bit during the limited amplification time. However, such a high performance op amp (Amp) not only increases the power consumption due to the increased current consumption, but also has a very difficult design. However, a clock signal with a duty cycle of 25% / 75% enables the use of low power op amps, thereby reducing the power consumption of pipeline ADCs.
25%/75%의 듀티(duty) 비를 갖는 클럭 방식은 기존의 증폭(Amplification) 시간의 150%의 시간을 갖게 되므로 이러한 세틀링(Settling) 시간의 마진으로 인해서 보다 적은 단위 이득 주파수를 갖는 저전력의 Op앰프(Amp)를 통해서도 충분히 안정적인 출력 값을 갖게 된다. A clock scheme with a duty ratio of 25% / 75% will have 150% of the time of the conventional amplification time, resulting in low power with less unity gain frequency due to this settling time margin. The op amp of the amplifier has a sufficiently stable output value.
또한, 각 비트에서 처리되는 디지털 값 역시 엠디에이씨(MDAC)의 증 폭(Amplification)과 동일한 시간에 동작이 이루어지게 되므로 증가한 시간의 마진은 디지털 기능 블록의 지연 시간 역시 보다 넓은 마진(Margin)을 제공한다. 따라서, 디지털 블록들의 설계 역시 보다 쉽게 진행할 수 있는 장점을 갖게 된다. 또한, 25%/75%의 듀티(duty) 비를 갖는 클럭 방식을 구현하기 위한 추가적인 전력 소모는 거의 무시할 수 있다.In addition, since the digital value processed in each bit is also operated at the same time as the amplification of MDAC, the increased margin provides a wider margin for the delay of the digital function block. do. Therefore, the design of the digital blocks also has the advantage that it can proceed more easily. In addition, the additional power consumption for implementing a clock scheme with a duty ratio of 25% / 75% is almost negligible.
도 4는 본 발명의 일 실시예에 따른 프로그래머블 클럭 발생기의 블럭도이다.4 is a block diagram of a programmable clock generator in accordance with one embodiment of the present invention.
제1 프로그래머블 반전부(410)는 입력단이 기준 클럭(EXT CLK)에 연결되고, 소정의 제어 전압에 따라 기준 클럭(EXT CLK)을 반전시키는 구간을 가변시킨다.The first
인버터부(420)는 기준 클럭(EXT CLK)에 연결되어 기준 클럭(EXT CLK)을 반전시켜 출력한다.The
제2 프로그래머블 반전부(430)는 인버터부(420)에 입력단이 연결되고, 소정의 제어 전압에 따라 입력단 신호를 반전시키는 구간의 길이을 가변시킨다. In the second
제1 래치 회로(440)는 셋 입력이 기준 클럭(EXT CLK)에 연결되고, 리셋 입력이 제1 프로그래머블 반전부(410)의 출력에 연결된다.The
제2 래치 회로(450)는 셋 입력이 인버터부(420)에 연결되고, 리셋 입력이 제2 프로그래머블 반전부(430)의 출력에 연결된다.The
제1 래치 회로(440) 및 제2 래치 회로(450)의 입력과 출력은 표 1과 같다. The inputs and outputs of the
표 1에서, S는 셋 입력, R은 리셋 입력, Q는 출력, 는 반전 출력을 나타낸다. 또한, L은 로우 레벨, H는 하이 레벨을 나타낸다. Q(n-1), (n-1)는 이전 레벨을 그대로 유지한다는 것을 나타낸다.In Table 1, S is set input, R is reset input, Q is output, Indicates an inverted output. In addition, L represents a low level and H represents a high level. Q (n-1), (n-1) indicates that the previous level is maintained as it is.
도 5a는 도 4의 상세 회로도이다.5A is a detailed circuit diagram of FIG. 4.
도 5a는 펄스 쉬링크(pulse shrink) 회로를 이용한 프로그래머블 클럭 발생기(programmable clock generator)를 도시한 것이다.FIG. 5A illustrates a programmable clock generator using a pulse shrink circuit.
제어 전압(Vcont)을 외부에서 인가해 인버터(inverter)에 흐르는 전류를 조정하여 인버터의 그라운드(ground) 로 빠지는 시간을 조정할 수 있다. By controlling the current flowing through the inverter by applying the control voltage Vcont from the outside, it is possible to adjust the time to fall to the ground of the inverter.
제1 프로그래머블 반전부(510)는 입력단이 기준 클럭(EXT CLK)에 연결되고, 소정의 제어 전압에 따라 기준 클럭(EXT CLK)을 반전시키는 구간을 가변시킨다.The first
인버터부(520)는 기준 클럭(EXT CLK)에 연결되어 기준 클럭(EXT CLK)을 반전시켜 출력한다.The
제2 프로그래머블 반전부(530)는 인버터부(520)에 입력단이 연결되고, 소정의 제어 전압에 따라 입력단 신호를 반전시키는 구간의 길이을 가변시킨다. The second
이때, 제1 프로그래머블 반전부(510) 및 제2 프로그래머블 반전부(530)는 입력되는 신호를 반전시킨 전류가 그라운드로 흐르는 양을 소정의 제어 전압에 따라 가변시키는 가변 인버터 회로(511) 및 입력되는 신호를 반전시키는 인버터 회로(512)가 교대로 배치되는 것을 특징으로 한다.In this case, the first
제1 래치 회로(540)는 셋 입력이 기준 클럭(EXT CLK)에 연결되고, 리셋 입력이 제1 프로그래머블 반전부(510)의 출력에 연결된다.The
제2 래치 회로(550)는 셋 입력이 인버터부(520)에 연결되고, 리셋 입력이 제2 프로그래머블 반전부(530)의 출력에 연결된다.The
도 5b는 도 5a의 노드별 신호의 타이밍도이다.FIG. 5B is a timing diagram of the node-by-node signal of FIG. 5A.
도 5b에서와 같이, B 노드(node)에서의 signal은 기준 클럭(EXT CLK)과 같은 주기를 가지지만 △T만큼의 1을 가지는 구간이 0으로 반전됨을 알 수 있다. As shown in FIG. 5B, it can be seen that the signal at the node B has the same period as the reference clock EXCL CLK, but the section having 1 as much as ΔT is inverted to zero.
제어 전압(Vcont)를 변화시킴으로써 출력 신호(output signal)의 듀티(duty) 비를 자유자재로 구현할 수 있고, 이를 바탕으로 파이프 라인 변환기(pipelined-ADC)의 엠디에이씨(MDAC)에 사용되는 Op-앰프(Amp)의 동작구간인 증폭(Amplification)을 조정할 수 있어, 사용자 입장에서 같은 성능을 가지면서 전력 소모(power)를 최소화하는 ADC 구현이 가능하다. By varying the control voltage Vcont, the duty ratio of the output signal can be freely realized, and based on this, the op-to used in the MDAC of the pipelined-ADC can be used. Amplification, which is the operating period of the amplifier, can be adjusted, enabling the ADC to have the same performance and minimize power consumption from the user's point of view.
도 6은 본 발명의 다른 실시예에 따른 프로그래머블 클럭 발생기의 블럭도이다.6 is a block diagram of a programmable clock generator in accordance with another embodiment of the present invention.
제1 프로그래머블 딜레이부(610)는 입력단이 기준 클럭(EXT CLK)에 연결되고, 소정의 제어 전압에 따라 기준 클럭(EXT CLK)을 딜레이시켜 출력시키고, 소정의 제어 전압에 따라 기준 클럭(EXT CLK)을 딜레이시키는 구간의 길이를 가변시킨다.The first
인버터부(620)는 기준 클럭(EXT CLK)에 연결되어 기준 클럭(EXT CLK)을 반전시켜 출력한다.The
제2 프로그래머블 딜레이부(630)는 인버터부(620)에 입력단이 연결되고, 소정의 제어 전압에 따라 기준 클럭(EXT CLK)을 딜레이시키고, 소정의 제어 전압에 따라 기준 클럭(EXT CLK)을 딜레이시키는 구간의 길이를 가변시킨다.The second
제3 래치 회로(640)는 셋 입력이 기준 클럭(EXT CLK)에 연결되고, 리셋 입력이 제1 프로그래머블 딜레이부(610)의 출력에 연결된다.The
제4 래치 회로(650)는 셋 입력이 인버터부(620)에 연결되고, 리셋 입력이 제2 프로그래머블 딜레이부(650)의 출력에 연결된다.The
이때, 제3 래치 회로(640) 및 제4 래치 회로(650)의 입력과 출력은 표 1과 같다.At this time, the input and output of the
도 7a는 도 6의 상세 회로도이다.FIG. 7A is a detailed circuit diagram of FIG. 6.
도 7a는 딜레이 셀(delay cell)을 이용한 프로그래머블 클럭 발생기(programmable clock generator)를 도시한 것이다.FIG. 7A illustrates a programmable clock generator using a delay cell.
제1 프로그래머블 딜레이부(710)는 입력단이 기준 클럭(EXT CLK)에 연결되고, 소정의 제어 전압에 따라 기준 클럭(EXT CLK)을 딜레이시켜 출력시키고, 소정의 제어 전압에 따라 기준 클럭(EXT CLK)을 딜레이시키는 구간의 길이를 가변시킨다.The first
인버터부(720)는 기준 클럭(EXT CLK)에 연결되어 기준 클럭(EXT CLK)을 반전시켜 출력한다.The
제2 프로그래머블 딜레이부(730)는 인버터부(720)에 입력단이 연결되고, 소정의 제어 전압에 따라 기준 클럭(EXT CLK)을 딜레이시키고, 소정의 제어 전압에 따라 기준 클럭(EXT CLK)을 딜레이시키는 구간의 길이를 가변시킨다. The second
이때, 제1 프로그래머블 딜레이부(710) 및 제2 프로그래머블 딜레이부(730)는 입력되는 신호를 반전시키는 복수의 인버터 회로(711)를 포함한다. 또한, 제1 프로그래머블 딜레이부(710) 및 제2 프로그래머블 딜레이부(730)는 입력되는 신호를 반전시킨 전류가 그라운드로 흐르는 양을 소정의 제어 전압에 따라 가변시키는 가변 인버터 회로(712)가 연속으로 배치된 형태를 갖는다.In this case, the first
제3 래치 회로(740)는 셋 입력이 기준 클럭(EXT CLK)에 연결되고, 리셋 입력이 제1 프로그래머블 딜레이부(710)의 출력에 연결된다.The
제4 래치 회로(750)는 셋 입력이 인버터부(720)에 연결되고, 리셋 입력이 제2 프로그래머블 딜레이부(750)의 출력에 연결된다.The
도 7b는 도 7a의 노드별 신호의 타이밍도이다.FIG. 7B is a timing diagram of the node-by-node signal of FIG. 7A.
도 7a의 회로는 도 5a의 회로와 비슷하지만, 펄스 쉬링크(pulse shrink) 회로의 순서를 변경시킨 형태로서, B 노드(node)에서의 신호(signal)는 기준 클럭(EXT CLK)과 같은 주기를 가지고 △T만큼의 딜레이(delay)된 신호가 나옴을 알 수 있다. 이에따라, 프로그래머블 듀티 비(programmable duty ratio)를 가지는 회로를 구현할 수 있다.The circuit of FIG. 7A is similar to the circuit of FIG. 5A, but the order of the pulse shrink circuit is changed, and the signal at the node B has the same period as the reference clock EXCL CLK. It can be seen that the signal delayed by ΔT comes out with. Accordingly, a circuit having a programmable duty ratio can be implemented.
도 8은 본 발명의 또다른 실시예에 따른 프로그래머블 클럭 발생기를 이용하는 파이프라인 변환기의 블럭도이다.8 is a block diagram of a pipeline converter using a programmable clock generator in accordance with another embodiment of the present invention.
파이프 라인 아날로그 디지털 변환부(860)는 소정의 정수 M 이하의 임의의 정수 N 에 대하여, 아날로그 신호를 대응하는 M 비트의 비트값으로 변환시키는 M 스테이지로 구성된다.The pipelined analog-to-
제1 프로그래머블 반전부(810)는 입력단이 기준 클럭(EXT CLK)에 연결되고, 소정의 제어 전압에 따라 기준 클럭(EXT CLK)을 반전시키는 구간을 가변시킨다. 인버터부(820)는 기준 클럭(EXT CLK)에 연결되어 기준 클럭(EXT CLK)을 반전시켜 출력한다. 제2 프로그래머블 반전부(830)는 인버터부(820)에 입력단이 연결되고, 소정의 제어 전압에 따라 입력단 신호를 반전시키는 구간의 길이을 가변시킨다. The first programmable inverting unit 810 has an input terminal connected to the reference clock EXT CLK, and varies a section in which the reference clock EXT CLK is inverted according to a predetermined control voltage. The
바람직하게는, 제1 프로그래머블 반전부(810) 및 제2 프로그래머블 반전부(830)는 입력되는 신호를 반전시킨 전류가 그라운드로 흐르는 양을 소정의 제어 전압에 따라 가변시키는 가변 인버터 회로(511) 및 입력되는 신호를 반전시키는 인버터 회로(512)가 교대로 배치되게 구성할 수 있다.Preferably, the first programmable inverting unit 810 and the second
제1 래치 회로(840)는 셋 입력이 기준 클럭(EXT CLK)에 연결되고, 리셋 입력이 제1 프로그래머블 반전부(810)의 출력에 연결된다. 제1 래치 회로(840)는 출력신호를 파이프 라인 아날로그 디지털 변환부(860)의 N-1 번째 스테이지 클럭 입력에 인가한다. 제2 래치 회로(850)는 셋 입력이 인버터부(820)에 연결되고, 리셋 입력이 제2 프로그래머블 반전부(830)의 출력에 연결된다. 제2 래치 회로(850)는 출력신호를 파이프 라인 아날로그 디지털 변환부(860)의 N 번째 스테이지 클럭 입력에 인가한다.The
바람직하게는, 제1 래치 회로(840) 및 제2 래치 회로(850)의 출력을 서로 바꾸어 각각 파이프 라인 아날로그 디지털 변환부(860)의 N 번째 스테이지 클럭 입력 및 N-1 번째 클럭 입력에 인가할 수 있다.Preferably, the outputs of the
바람직하게는, 파이프 라인 아날로그 디지털 변환부(860)의 샘플 커패시터(미도시)에 아날로그 신호가 충전되는 샘플링 구간보다 증폭 구간을 길게 하는 소정의 제어 전압을 제1 프로그래머블 반전부(810) 및 제2 프로그래머블 반전부(830)에 인가하는 제어전압 인가부(865)를 더 포함할 수 있다.Preferably, the first programmable inverting unit 810 and the second control voltage are configured to extend a predetermined control voltage longer than a sampling period in which an analog signal is charged in a sample capacitor (not shown) of the pipeline analog-to-
바람직하게는, 파이프 라인 아날로그 디지털 변환부(860)는 각 스테이지마다 비트값 출력을 지연시키는 서로 다른 수의 딜레이 셀을 포함할 수 있다.Preferably, the pipelined analog-to-
바람직하게는, 파이프 라인 아날로그 디지털 변환부(870)의 소모 전력을 측정하는 전력 측정부(870) 및 측정된 소모 전력의 크기에 따라 제어전압 인가부(865)에 의한 제어 전압의 크기를 조절하는 피드백부(880)를 더 포함할 수 있다.Preferably, the
도 9는 본 발명의 또다른 실시예에 따른 프로그래머블 클럭 발생기를 이용하는 파이프라인 변환기의 블럭도이다.9 is a block diagram of a pipeline converter using a programmable clock generator in accordance with another embodiment of the present invention.
파이프 라인 아날로그 디지털 변환부(960)는 소정의 정수 M 이하의 임의의 정수 N 에 대하여, 아날로그 신호를 대응하는 M 비트의 비트값으로 변환시키는 M 스테이지로 구성된다.The pipelined analog-to-
제1 프로그래머블 딜레이부(910)는 입력단이 기준 클럭(EXT CLK)에 연결되고, 소정의 제어 전압에 따라 기준 클럭(EXT CLK)을 딜레이시켜 출력시키고, 소정의 제어 전압에 따라 기준 클럭(EXT CLK)을 딜레이시키는 구간의 길이를 가변시킨다. 인버터부(920)는 기준 클럭(EXT CLK)에 연결되어 기준 클럭(EXT CLK)을 반전시켜 출력한다. 제2 프로그래머블 딜레이부(930)는 인버터부(920)에 입력단이 연결되고, 소정의 제어 전압에 따라 기준 클럭(EXT CLK)을 딜레이시키고, 소정의 제어 전압에 따라 기준 클럭(EXT CLK)을 딜레이시키는 구간의 길이를 가변시킨다.The first programmable delay unit 910 has an input terminal connected to the reference clock EXT CLK, delays and outputs the reference clock EXT CLK according to a predetermined control voltage, and outputs the reference clock EXT CLK according to a predetermined control voltage. The length of the section for delaying) is varied. The
바람직하게는,제1 프로그래머블 딜레이부(910) 및 제2 프로그래머블 딜레이부(930)는 입력되는 신호를 반전시킨 전류가 그라운드로 흐르는 양을 소정의 제어 전압에 따라 가변시키는 가변 인버터 회로(711) 및 입력되는 신호를 반전시키는 인버터 회로(712)가 교대로 배치되게 구성할 수 있다.Preferably, the first programmable delay unit 910 and the second
제3 래치 회로(940)는 셋 입력이 기준 클럭(EXT CLK)에 연결되고, 리셋 입력이 제1 프로그래머블 딜레이부(910)의 출력에 연결된다. 제3 래치 회로(940)는 출력신호를 파이프 라인 아날로그 디지털 변환부(960)의 N-1 번째 스테이지 클럭 입력에 인가한다. 제4 래치 회로(950)는 셋 입력이 인버터부(920)에 연결되고, 리셋 입력이 제2 프로그래머블 딜레이부(950)의 출력에 연결된다. 제4 래치 회로(950)는 출력신호를 파이프 라인 아날로그 디지털 변환부(960)의 N 번째 스테이지 클럭 입력에 인가한다.The
바람직하게는, 제3 래치 회로(940) 및 제4 래치 회로(950)의 출력을 서로 바꾸어 각각 파이프 라인 아날로그 디지털 변환부(960)의 N 번째 스테이지 클럭 입력 및 N-1 번째 클럭 입력에 인가할 수 있다.Preferably, the outputs of the
바람직하게는, 파이프 라인 아날로그 디지털 변환부(960)의 샘플 커패시터(미도시)에 아날로그 신호가 충전되는 샘플링 구간보다 증폭 구간을 길게 하는 소정의 제어 전압을 제1 프로그래머블 딜레이부(910) 및 제2 프로그래머블 딜레이부(930)에 인가하는 제어전압 인가부(965)를 더 포함할 수 있다.Preferably, the first programmable delay unit 910 and the second control voltage are configured to extend a predetermined control voltage longer than a sampling period in which an analog signal is charged in a sample capacitor (not shown) of the pipeline analog-to-
바람직하게는, 파이프 라인 아날로그 디지털 변환부(960)는 각 스테이지마다 비트값 출력을 지연시키는 서로 다른 수의 딜레이 셀을 포함할 수 있다.Preferably, the pipelined analog-to-
바람직하게는, 파이프 라인 아날로그 디지털 변환부(970)의 소모 전력을 측정하는 전력 측정부(970) 및 측정된 소모 전력의 크기에 따라 제어전압 인가부(965)에 의한 제어 전압의 크기를 조절하는 피드백부(980)를 더 포함할 수 있다.Preferably, the
도 10a는 도 4 및 도 6에 따른 클럭 신호(Ф1, Ф2) 및 출력 신호(Vres(l))의 타이밍도이다.10A is a timing diagram of the clock signals Ф1 and Ф2 and the output signal Vres (l) according to FIGS. 4 and 6.
도 10a는 본 발명에 따라 듀티비를 가변시킨 클럭 신호(예를 들어, 25%/75%의 듀티)를 인가하였을 경우, 엠디에이씨(MDAC)의 출력 결과이다.FIG. 10A illustrates the output of MDAC when a clock signal having a varying duty ratio (eg, a duty of 25% / 75%) is applied according to the present invention.
출력 결과를 통해 알 수 있듯이 동일한 세틀링(Settling) 시간을 가지고 동작하지만 상대적으로 넓어진 증폭(Amplification)의 주기를 통해 엠디에이씨(MDAC)의 출력은 보다 안정적인 값을 갖게 됨을 확인할 수 있다. As can be seen from the output result, it operates with the same settling time, but it can be seen that the output of MDAC has a more stable value through a relatively wider amplification cycle.
이러한 성능 개선을 위해서 앰프(Amp)의 특성을 그대로 유지한 채, 전체 엠디에이씨(MDAC)의 샘플과 홀드 시간을 조절하는 것이 요구된다.In order to improve the performance, it is required to adjust the sample and hold time of the entire MDAC while maintaining the characteristics of the amplifier.
따라서, 본 발명에 따르면, 동일한 성능을 갖는 ADC를 상대적으로 적은 전력을 소모하는 Op앰프(Amp)를 이용하여 구현할 수 있고, 저전력 소모의 파이프라인 ADC를 설계할 수 있다.Therefore, according to the present invention, an ADC having the same performance can be implemented using an op amp (Amp) that consumes relatively little power, and a pipeline ADC with low power consumption can be designed.
도 10b는 도 10a에 대한 시뮬레이션 결과를 나타내는 그래프이다.10B is a graph showing a simulation result with respect to FIG. 10A.
시뮬레이션 결과가 도 10a의 결과와 유사하게 나타남을 알 수 있다.It can be seen that the simulation results are similar to those of FIG. 10A.
본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 그러나, 이와 같은 변형은 본 발명의 기술적 보호범위내에 있다고 보아야 한다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해서 정해져야 할 것이다.Although the present invention has been described with reference to one embodiment shown in the drawings, this is merely exemplary and will be understood by those of ordinary skill in the art that various modifications and variations can be made therefrom. However, such modifications should be considered to be within the technical protection scope of the present invention. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.
상술한 바와 같이, 본 발명에 의하면, 파이프 라인 ADC 회로의 선형성을 유지하면서, 고 해상도 ADC를 구현할 수 있게 하면서도 전력 소모를 낮출 수 있고, 전력 소모에 따라 제어 전압을 변경시켜 최적의 듀티비를 갖는 클럭 신호를 사용함으로써, 전력 소모를 최소화할 수 있는 효과가 있다.As described above, according to the present invention, while maintaining the linearity of the pipelined ADC circuit, it is possible to implement a high-resolution ADC while lowering power consumption, and having an optimal duty ratio by changing the control voltage according to the power consumption. By using the clock signal, the power consumption can be minimized.
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