KR100789977B1 - A process for producing copy protection, an electronic component with the copy protection, a decryption device comprising the component - Google Patents
A process for producing copy protection, an electronic component with the copy protection, a decryption device comprising the component Download PDFInfo
- Publication number
- KR100789977B1 KR100789977B1 KR1020047016632A KR20047016632A KR100789977B1 KR 100789977 B1 KR100789977 B1 KR 100789977B1 KR 1020047016632 A KR1020047016632 A KR 1020047016632A KR 20047016632 A KR20047016632 A KR 20047016632A KR 100789977 B1 KR100789977 B1 KR 100789977B1
- Authority
- KR
- South Korea
- Prior art keywords
- copy protection
- substrate
- layer
- protection layer
- glass
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01027—Cobalt [Co]
Abstract
본 발명은 집적 회로를 위한 복제 방지를 생산하는 공정에 관한 것이다.The present invention relates to a process for producing copy protection for integrated circuits.
집적 회로의 허가되지 않은 복제를 방지하기 위하여, 효과적이고 믿을만한 복제 방지를 제공하는 것이 본 발명의 목적이다. In order to prevent unauthorized copying of integrated circuits, it is an object of the present invention to provide effective and reliable copy protection.
본 발명에 따라 제시된 공정은 기판(1)의 적어도 제 1면(1a) 상에 반도체 구조들(2)을 구비한 기판(1)을 제공하는 단계와, 상기 기판(1)을 코팅하기 위한 물질(23)을 공급하는 단계와, 그리고 상기 기판(1)에 복제 방지층(4)을 코팅하는 단계를 포함한다.The process presented according to the invention comprises the steps of providing a substrate (1) with semiconductor structures (2) on at least a first side (1a) of the substrate (1) and a material for coating the substrate (1). Supplying (23) and coating the copy protection layer (4) on the substrate (1).
상기 복제 방지층(4)은 규산 유리를 증발 증착에 의하여 도포함으로써 형성하는 것이 특히 유익하다고 밝혀졌는 바, 이는 상기 복제 방지층을 용해하는 식각 공정이 상기 반도체 구조들(2)을 적어도 부분적으로 파괴하는 방식으로, 상기 기판(1)을 또한 침식하기 때문이다.It has been found that it is particularly advantageous to form the copy protection layer 4 by applying silicate glass by evaporation deposition, such that the etching process of dissolving the copy protection layer at least partially destroys the semiconductor structures 2. This is because the substrate 1 is also eroded.
Description
본 발명은 전자 회로(특히, 집적 회로)용 복제 방지체 제조 방법 및 복제 방지체를 구비한 전자 부품들에 관한 것이다.The present invention relates to a method of manufacturing a copy protection body for an electronic circuit (especially an integrated circuit) and to electronic components having a copy protection body.
전자 회로, 특히 집적 회로의 복잡성은 계속적인 기술 발전에 따라서 더욱더 증대되고 있다. 이에 표절자들이 집적 회로를 하우징으로부터 분리하여 분석하고 제조자의 의도에 반하여 그 결과들을 남용하고, 특히 그 집적 회로를 복제하는 것이 성행하고 있다.The complexity of electronic circuits, especially integrated circuits, is becoming ever increasing with the continued development of technology. It is therefore prevalent that plagiarists separate and analyze integrated circuits from housings, abuse the results against the manufacturer's intentions, and in particular replicate the integrated circuit.
이러한 문제는 예를 들어, 특히 유료 TV(pay-TV) 및 플라스틱 칩 카드들의 암호화된 신호들을 해독하는 회로들과 같은, 제조자가 보안 유지에 높은 관심을 가지는 전자 회로들에 관련된다.This problem relates to electronic circuits, for example, where the manufacturer has a high interest in maintaining security, such as circuits for decrypting encrypted signals of pay-TV and plastic chip cards.
일반적으로 칩들은 하우징 등에 밀봉되지만, 이러한 하우징들은 적절한 수단에 의해 다시 제거될 수 있어 오용이나 복제로부터 충분한 보호를 제공하지 못한다.Generally the chips are sealed in a housing or the like, but these housings can be removed again by appropriate means and do not provide sufficient protection from misuse or duplication.
[발명의 개요][Overview of invention]
그러므로, 본 발명의 목적은 전자 회로를 효과적이고도 안전하게 복제 방지 할 수 있는 복제 방지체를 제조하는 방법을 제공하는 것이다.It is therefore an object of the present invention to provide a method of manufacturing a copy protector capable of effectively and safely copy protecting an electronic circuit.
본 발명의 다른 목적은 효과적인 복제 방지체를 구비한 전자 부품을 제공하는 것이다. Another object of the present invention is to provide an electronic component having an effective copy protection member.
본 발명의 목적은 청구항 1 및 청구항 25항의 내용에 의하여 매우 단순한 방식으로 달성된다. 본 발명의 다른 구성들은 종속항들의 요지를 형성한다.The object of the invention is achieved in a very simple manner by the content of
전자 회로용 복제 방지체를 제조하는 본 발명의 방법에 따르면, 기판이 제공되며, 상기 기판은 자신의 제 1면에 반도체 구조들을 구비한다. 이 기판은, 예를 들어 그 위에 프린트된 회로를 구비한, 칩들로 분리되기 이전 상태의 실리콘 웨이퍼이다.According to the method of the present invention for producing a copy protector for an electronic circuit, a substrate is provided, the substrate having semiconductor structures on its first side. This substrate is a silicon wafer in a state prior to its separation into chips, for example with a circuit printed thereon.
상기 전자 회로는 바람직하게는 스위칭 회로, 집적 회로 및/또는 센서를 포함한다.The electronic circuit preferably comprises a switching circuit, an integrated circuit and / or a sensor.
또한, 상기 기판에 코팅 물질이 제공되고, 상기 기판에 하나 이상의 복제 방지층들이 코팅된다. 상기 복제 방지 층(들)은, 특히 개별 반도체 구조들 및/또는 회로 전체에 대한 스파잉(spying), 오용 및 복제를 방지하는 기능을 가진다. 상기 복제 방지체는 특히 전자 해독 수단을 포함하는, 반도체 구조들을 구비한 회로들을 보호하는 바, 이는 상기 회로에 대해 각별한 보안이 요구되기 때문이다. 그러므로, 본 발명의 중요한 하나의 응용 분야는 유료 방송(특히, 유료 TV)용 디코더 또는 보안과 관계된 칩 카드에 있는 회로용 디코더들에 대한 무허가자에 의한 제품 표절 및 해독을 방지하는 것이다. In addition, a coating material is provided on the substrate, and one or more anti-copy layers are coated on the substrate. The copy protection layer (s) have a function, in particular, to prevent spying, misuse and replication of the individual semiconductor structures and / or the circuit as a whole. The copy protector protects circuits with semiconductor structures, in particular including electronic decryption means, since special security is required for the circuit. Therefore, one important field of application of the present invention is to prevent product plagiarism and decryption by unauthorized parties to decoders for pay broadcasts (especially pay TVs) or circuit decoders in security related chip cards.
복제 방지체로서 코팅을 제공하는 것은 매우 효과적으로 복제 방지 또는 분 석이나 스파잉으로부터의 보호를 제공한다는 점에서 그리고 간단하게 기판 또는 웨이퍼에 적용된다는 점에서 이점을 가진다. Providing a coating as a copy protector has the advantage in that it provides very effective copy protection or protection from analysis or spying and is simply applied to a substrate or wafer.
또한, 이 코팅에 의하여 전체 코팅 영역에 걸쳐서 균일한 보호가 제공되고, 따라서 상기 회로의 일부분에 대한 스파잉 역시 방지되게 된다.This coating also provides uniform protection over the entire coating area, thus preventing spying on a portion of the circuit.
특히, 이 코팅은 상기 회로의 제조에 사용되는 공정의 하위 단계로서 통합될 수도 있다. 이러한 이점은 특히, 코팅 예를 들어 임의의 경우에 패시베이션 또는 안정화 층들이 도포되는 경우 개선된 효과를 가진다. 이러한 경우에, 상기 복제 방지 층(들) 및 하나 이상의 추가적인 코팅들, 예를 들어 패시베이션 또는 안정화 층들은 상기 기판이 상기 코팅 동작들 사이에서 장치로부터 제거되지 않으면서, 같은 장치에서, 특히 진공 챔버에서 수행될 수 있고, 이에 의하여 고비용의 시간 소모적인 교체 작업을 피할 수 있게 된다.In particular, this coating may be incorporated as a substep of the process used to manufacture the circuit. This advantage has an improved effect especially when a coating, for example in any case passivation or stabilization layers, is applied. In this case, the copy protection layer (s) and one or more additional coatings, for example passivation or stabilization layers, are used in the same device, in particular in a vacuum chamber, without the substrate being removed from the device between the coating operations. Can be performed, thereby avoiding costly and time-consuming replacement work.
아직 분할되지 않은 상태의 웨이퍼 위에 복제 방지 코팅을 도포하여, 단일 작업으로 많은 수의 칩들에 복제 방지체를 제공할 수 있다는 것은 반도체를 제조할 때 공정 비용 측면에서 특히 유리하다. 웨이퍼 레벨 패키지(WLP)로 알려진 것을 사용하여 웨이퍼 레벨에서 밀봉되는 칩들의 경우에 특히 유익하다. 이러한 경우에, 본 발명에 따른 공정은 한편으로는 WLP에 추가적으로 이용될 수 있거나 또는 다른 한편으로는 WLP의 적어도 하위 단계들을 대체할 수 있는 바, 이는 특히 스파잉으로부터 보호될 복제 방지층(들)이 하우징 및/또는 안정화 기능을 동시에 수행하도록 형성되는 경우 다시말해서 하우징의 일체 부분을 형성하도록 하는 경우에는 더욱 그러하다. It is particularly advantageous in terms of process costs when manufacturing semiconductors that it is possible to apply a copy protection coating on a wafer that has not yet been split, thereby providing a copy protection material for a large number of chips in a single operation. This is particularly beneficial in the case of chips that are sealed at the wafer level using what is known as a wafer level package (WLP). In this case, the process according to the invention can on the one hand be used in addition to the WLP or on the other hand can replace at least sub-steps of the WLP, in particular the anti-copy layer (s) to be protected from spying This is even more so when the housing and / or stabilizing functions are formed simultaneously, that is to say to form integral parts of the housing.
상기 반도체 구조들(적어도, 그 영역들)을 상기 복제 방지 층(들)으로 덮음으로써, 상기 복제 방지층(들)의 제거 없이는 상기 반도체 구조들에 접근 할 수 없게 하는 것이 바람직하다.By covering the semiconductor structures (at least their regions) with the copy protection layer (s), it is desirable to make the semiconductor structures inaccessible without removing the copy protection layer (s).
상기 복제 방지층(들)을 용해하는 식각 공정이 상기 기판을 침식하여, 상기 반도체 구조들이 적어도 부분적으로 또는 전체적으로 용해, 침식(attack) 및/또는 파괴되고, 그리고/또는 로직 회로가 상기 복제 방지층(들)을 제거한 후에는 더이상 재생될 수 없도록 하고, 그리하여 결과적으로 상기 복제 방지층(들)이 식각 제거된 회로를 스파잉하거나 또는 복제하려는 시도가 실패로 돌아가게끔 하도록, 상기 복제 방지층(들)은 상기 기판에 매칭(matching)되게 하는 것이 바람직하다. An etching process that dissolves the copy protection layer (s) erodes the substrate such that the semiconductor structures are at least partially or fully dissolved, attacked and / or destroyed, and / or logic circuitry is applied to the copy protection layer (s). After removal, the copy protection layer (s) may cause the substrate to fail again so that the copy protection layer (s) will fail to attempt to spy or replicate the etched circuit. It is desirable to match to.
그러므로, 기판이나 웨이퍼 상에 존재하는 상기 반도체 구조들의 손상 없이, 상기 보호층들의 선택적인 제거가 불가능하거나 적어도 매우 어렵게 된다. 그러므로, 상기 구조들은 불법 복제가 쉽게 이루어질 수 없게 된다.Therefore, without damaging the semiconductor structures present on a substrate or wafer, selective removal of the protective layers is impossible or at least very difficult. Therefore, the structures are not easily made illegal.
적어도 하나의 복제 방지층은 실리콘을 포함하는 것이 바람직하다. 실리콘을 포함한 복제 방지층은, 식각 특성의 측면에서, 실리콘 기반 반도체 층들을 구비한 기판에 매우 잘 매칭된다. At least one copy protection layer preferably comprises silicon. The copy protection layer comprising silicon is very well matched to a substrate with silicon based semiconductor layers in terms of etching characteristics.
상기 복제 방지층(들)은, 적어도 영역들에서 연속적(continuous)이고, 그리고 특히 고정되어 전체적으로 및/또는 영역적으로 이미 상기 기판에 결합되는, 및/또는 상기 기판에 본딩되는 층으로서 도포되고, 이에 의해 식각에 의한 침식들에 또한 대처할 수 있는 것이 바람직하다. 상기 기판의 적어도 상기 반도체 구조들이 위치되는 영역들은 상기 복제 방지층(들)에 의해 완전히 덮여지고 그리고/또는 밀봉되는 것이 바람직하다. The copy protection layer (s) are applied as a layer which is continuous at least in the regions, and in particular fixed and bonded to the substrate already and / or bonded to the substrate as a whole and / or region locally, and thus It is desirable to also be able to cope with erosions by etching. Preferably, at least the regions in which the semiconductor structures of the substrate are located are completely covered and / or sealed by the copy protection layer (s).
본 출원인은 상기 복제 방지층으로서 유리가 매우 적합하다는 것을 발견하였는 바, 이에 의해 특히 유리층이 상기 기판에 도포된다. 특히, 산화 알루미늄 및/또는 알카리 금속 산화물을 함유한 규산 유리(silicate glass), 예를 들어 붕규산 유리(borosilicate glass)가 바람직하다. 테스트를 통하여, Schott사에서 생산된 증발 코팅 유리 8329가 특히 적절한 것으로 밝혀졌다.Applicants have found that glass is very suitable as the copy protection layer, whereby in particular a glass layer is applied to the substrate. In particular, silicate glass containing aluminum oxide and / or alkali metal oxide, for example borosilicate glass, is preferred. Through testing, evaporation coated glass 8329 produced by Schott was found to be particularly suitable.
상기 복제 방지층, 특히 유리는 증발 코팅에 의하여 도포되는 것이 바람직하다. 상기 증발 코팅은 예를 들어 접착제를 필요로 함이 없이 상기 기판에 매우 견고한 본딩을 가져온다는 점에서 유익하다.The copy protection layer, in particular glass, is preferably applied by evaporation coating. The evaporation coating is advantageous in that it results in very firm bonding to the substrate, for example without the need for adhesives.
이러한 측면에서, 본원과 동일한 출원인 이름으로 출원된 다음의 특허출원이 참조 되는 바, 이들 출원은 본 명세서에서 참조로서 인용한다.In this respect, reference is made to the following patent applications filed under the same applicant name as the present application, which are incorporated herein by reference.
DE 202 05 830.1, 2002년 4월 15일 출원Filed DE 202 05 830.1, April 15, 2002
DE 102 22 964.3, 2002년 5월 23일 출원Filed DE 102 22 964.3, 23 May 2002
DE 102 22 609.1, 2002년 5월 23일 출원Filed DE 102 22 609.1, May 23, 2002
DE 102 22 958.9, 2002년 5월 23일 출원Filed DE 102 22 958.9, 23 May 2002
DE 102 52 787.3, 2002년 11월 13일 출원Filed DE 102 52 787.3, November 13, 2002
DE 103 01 559.0, 2003년 1월 16일 출원
Filed DE 103 01 559.0, January 16, 2003
하기의 파라미터들은 복제 방지층으로서 연속적인 유리층을 도포하는데 유익하다. The following parameters are beneficial for applying a continuous glass layer as a copy protection layer.
기판의 표면 거칠기 : < 50㎛Surface Roughness of Substrate: <50㎛
증발 동안의 BIAS 온도 : ≒ 100℃BIAS temperature during evaporation: ≒ 100 ℃
증발 동안의 기압 : 10-4 mbar Barometric pressure during evaporation: 10 -4 mbar
상기 복제 방지층의 증발 코팅에 의한 증착 또는 도포는 플라즈마 이온 보조 증착(PIAD)에 의하여 이루어지는 것이 바람직하다. 이러한 경우에, 코팅될 상기 기판 상에 추가적으로 이온빔이 가해진다. 이온 빔은, 플라즈마 소스, 예를 들어 적당한 가스의 이온화에 의하여 발생될 수 있다. 상기 플라즈마에 의하여 상기 층은 추가적으로 고밀도화되고, 느슨하게 부착된 입착들이 상기 기판 표면으로부터 제거된다. 이에 의하여 특히 고밀도이며, 결함이 낮은 증착층들이 얻어진다.The deposition or coating by the evaporation coating of the copy protection layer is preferably made by plasma ion assisted deposition (PIAD). In this case, an additional ion beam is applied on the substrate to be coated. The ion beam can be generated by ionization of a plasma source, for example a suitable gas. The plasma further densifies the layer and loosely adhered deposits are removed from the substrate surface. This results in particularly high density, low defect deposition layers.
상기 복제 방지 층은 광전자 부품들에 유익하도록 투명하거나 또는 투명하지 않거나, 음영이 가해지거나, 색이 가해지거나, 탁하거나, 광택이 없거나 또는 유사한 시각 방해(vision-impeding) 성분들을 포함한다.The copy protection layer comprises transparent or non-transparent, shaded, colored, hazy, matte or similar vision-impeding components to benefit optoelectronic components.
웨이퍼 및 보호층의 주요한 성분으로서의 실리콘은 동일한 식각 화학 물질에 의하여서만 실질적으로 제거될 수 있고, 이에 의하여 선택적인 식각 가능성이 실제로 배제된다. 건식 식각 공정이 이용되는 경우 조차, 실리콘 기판 또는 웨이퍼의 재료들과 실리콘 유리의 조합은 선택적인 식각을 방지하는 바, 이는 식각 중지에 관한 정보가 단지 상기 반도체 층 또는 상기 유리 층의 요소들에 근거하여 얻어질 수 있기 때문이다. 일단 이러한 정보가 얻어지면, 즉 일단 반도체 층들이 손상되면, 상기 식각 공정은 정지될 수 있다. Silicon as a major component of the wafer and protective layer can be substantially removed only by the same etching chemical, thereby virtually eliminating the possibility of selective etching. Even when a dry etching process is used, the combination of silicon glass or materials of the silicon substrate or wafer prevents selective etching, since information about the etch stop is based solely on the elements of the semiconductor layer or the glass layer. Because it can be obtained. Once this information is obtained, ie once the semiconductor layers are damaged, the etching process can be stopped.
그러나, 적절히 조정된 증발 코팅 유리들을 사용함으로써, 유기와 비유기 반도체들을 포함하는 기판에 실리콘 대신에 유리를 또한 사용할 수 있다.However, by using properly adjusted evaporation coated glasses, it is also possible to use glass instead of silicon in substrates containing organic and inorganic semiconductors.
상기 기판의 표면 거칠기는 최대 50㎛, 10㎛ 또는 5㎛이고 그리고/또는 상기 기판의 열 팽창 계수와 상기 복제 방지층의 물질, 특히 상기 증발 코팅 유리가 일치하는 것이 바람직하다. The surface roughness of the substrate is at most 50 μm, 10 μm or 5 μm and / or preferably the coefficient of thermal expansion of the substrate coincides with the material of the copy protection layer, in particular the evaporation coated glass.
바람직한 실시예에 따르면, 상기 복제 방지층은 적어도 2원계(binary system), 바람직하게는 다중 성분층을 포함한다. 최소 2원계는 적어도 두 개의 화학 성분들의 합성물을 나타내는 물질을 의미하는 것으로 이해된다. According to a preferred embodiment, the copy protection layer comprises at least a binary system, preferably a multi-component layer. At least binary systems are understood to mean substances which represent a composite of at least two chemical components.
열적 증발 및 전자 빔 증발이 상기 복제 방지층에 특히 효과적인 증발 코팅 공정인 것으로 밝혀졌다. 적어도 0.01㎛/min, 0.1㎛/min, 1㎛/min, 2㎛/min, 및/또는 10㎛/min, 8㎛/min, 6㎛/min 또는 4㎛/min에 이르는 높은 증발 코팅 율이 유리하게 달성된다. 이는 공지된 스퍼터링 율에 몇 배 넘는 것으로, 본 발명에 따른 공정의 사용이 복제 방지체 형성에 상당히 중요하게 한다. 이에 의하여, 0.01㎛ 내지 1000㎛, 바람직하게는 10㎛ 내지 100㎛의 두께의 층이 상기 기판에 빠르고 효과적으로 도포될 수 있게 된다. 도포되는 단일 성분계(전형적으로 SiO2)를 포함하는 스퍼터링된 층들은 단지 분당 수 나노미터의 스퍼터링 율을 가진다. Thermal evaporation and electron beam evaporation have been found to be particularly effective evaporation coating processes for the copy protection layer. High evaporation coating rates of at least 0.01 μm / min, 0.1 μm / min, 1 μm / min, 2 μm / min, and / or 10 μm / min, 8 μm / min, 6 μm / min or 4 μm / min Advantageously achieved. This is more than a few times the known sputtering rate, making the use of the process according to the invention quite important for the formation of copy protection. Thereby, a layer having a thickness of 0.01 μm to 1000 μm, preferably 10 μm to 100 μm can be quickly and effectively applied to the substrate. Sputtered layers comprising a single component system (typically SiO 2 ) to be applied have a sputtering rate of only a few nanometers per minute.
상기 기판에 상기 복제 방지층을 코팅하는 것은 300℃ 이하, 특히 150℃ 이하, 그리고 특히 바람직하게는 100℃ 범위의 바이어스 온도에서 수행되는 것이 바람직하다. 10-3mbar 내지 10-7mbar, 특히 10-5mbar 범위의 배경 압력이 상기 복제 방지층을 상기 기판에 코팅하는데 적합하며, 특히 증발 코팅에 의해 상기 유리층을 도포하는데 적합한 것으로 밝혀졌다. Coating the anti-copy layer on the substrate is preferably carried out at a bias temperature in the range of 300 ° C. or lower, in particular 150 ° C. or lower, and particularly preferably in the range of 100 ° C. Background pressures ranging from 10 −3 mbar to 10 −7 mbar, in particular 10 −5 mbar, have been found to be suitable for coating the anti-copy layer on the substrate, in particular for applying the glass layer by evaporation coating.
본 발명의 바람직한 실시예에 따르면, 적어도 하나의 추가적인 층, 예를 들어 유리, 세라믹, 금속 또는 플라스틱층이 특히 광학 및 X-레이 보호층으로서 및/또는 용량성 그리고 유도적 스파잉을 방지하는 보호층으로서 도포되며, 이러한 보호층은 전자기파, 특히 X-레이에 대해 실질적으로 불침투성이거나, 전기용량성 및/또는 유도성 차폐를(shielding)를 구비한다. 이 층은 보호되어야할 상기 기판의 전체 영역 또는, 가장 바람직한 경우로서 부분적인 영역을 덮는다. 그러나, 상기 보호층은 또한 그럼에도 불구하고 신호들이 접촉없이, 특히 유도적으로 또는 전기용량성으로 도입 및 방출될 수 있도록 하는 식으로 도포될 수 있다. According to a preferred embodiment of the invention, at least one further layer, for example a glass, ceramic, metal or plastic layer, is in particular as an optical and X-ray protective layer and / or a protective to prevent capacitive and inductive spying. Applied as a layer, this protective layer is substantially impermeable to electromagnetic waves, in particular X-rays, or has capacitive and / or inductive shielding. This layer covers the entire area of the substrate to be protected or, in the most preferred case, the partial area. However, the protective layer can nevertheless be applied in such a way that signals can be introduced and emitted without contact, in particular inductively or capacitively.
바람직한 실시예에 따르면, 회로들의 기능화에 요구되는 수동 소자들 및/또는 배선들의 적어도 일부가 상기 보호층 시퀀스에 통합되어, 상기 보호 층들이 제거된 경우, 그 회로 로직은 더이상 알 수 없거나 또는 적어도 알기가 매우 어렵게 된다.According to a preferred embodiment, at least some of the passive elements and / or wirings required for the functionalization of the circuits are integrated in the protective layer sequence so that when the protective layers are removed, the circuit logic is no longer known or at least known. Becomes very difficult.
본 발명의 바람직한 실시예에 따르면, 적어도 하나의 추가적인 층, 예를 들어 유리 또는 플라스틱층이, 특히 패시베이션 기능층 및/또는 기계적 강화층으로서 상기 기판의 제 2면에 도포되는데, 상기 제 2면은 상기 제 1면에 대향하는 면이다. 유리층을 이 유리층에 도포되는 패시베이션 기능 및 기계적 강화층인 플라스틱층과 조합시키는 것은 특히 유익하다.According to a preferred embodiment of the invention, at least one additional layer, for example a glass or plastic layer, is applied to the second side of the substrate, in particular as a passivation functional layer and / or a mechanical reinforcement layer, the second side being It is a surface opposing the said 1st surface. It is particularly advantageous to combine the glass layer with the plastic layer, which is a passivation function and mechanical reinforcement layer applied to the glass layer.
바람직한 실시예에 따르면, 본 발명에 따른 방법에는 반도체 부품들을 하우징하는 공정이 결합되는 바, 이 방법에서는 기판을 얇게하고(thinning); 연결 구조들과 함께 식각 피트(etching pit)들을 상기 기판의 제 1면에 형성하고; 상기 연결 구조들을 개방된 상태로 한채, 플라스틱 리소그래피를 이용하여 상기 기판의 제 1면에 대향하는 제 2면상에 플라스틱층을 도포하고; 도전성층을 코팅 (특히, 스퍼터링)하여 상기 제 2면상에 접촉부(contact)를 형성하고; 볼 그리드 어레이를 적용하고; 그리고/또는 마지막으로 상기 기판을 개별적인 칩들로 분할(dicing)시킨다. 필요한 경우, 상기 제 2면상의 상기 플라스틱층을 분할시키기에 앞서 다시 제거하고 그리고/또는 상기 식각 피트들을 도전성 물질로 충전한다.According to a preferred embodiment, the method according to the invention is combined with a process of housing semiconductor components, in which the substrate is thinned; Forming etching pit together with connecting structures on the first surface of the substrate; With the connection structures open, applying a plastic layer on a second side opposite the first side of the substrate using plastic lithography; Coating (in particular, sputtering) the conductive layer to form a contact on the second surface; Applying a ball grid array; And / or finally dividing the substrate into individual chips. If necessary, the plastic layer on the second side is removed again prior to partitioning and / or the etch pits are filled with a conductive material.
다른 바람직한 실시예에 따르면, 상기 기판의 상기 제 1 면에 대향하는 제 2면을 증발 코팅에 의해 0.01㎛ 내지 50㎛ 두께의 유리층으로 덮고, 상기 유리층 아래에 위치된 연결 구조들을 특히 그라인딩(grinding) 또는 식각에 의하여 노출(uncover)시킨다.According to another preferred embodiment, the second side opposite the first side of the substrate is covered with a glass layer of 0.01 μm to 50 μm thickness by evaporation coating, and in particular grinding the connecting structures located below the glass layer ( It is exposed by grinding or etching.
다른 실시예에서, 상기 연결 구조들이 위치하는 영역에서, 상기 기판의 상기 제 1면에 대향하는 제 2면에 포토리소그라피에 의하여 부분적으로 도포되는 플라스틱 층을 제공하고 이어서 증발 코팅에 의해 0.01㎛ 내지 50㎛ 두께의 유리 층을 전체 표면 위에 도포하되, 이 유리층의 두께가 상기 플라스틱 층의 두께를 초과하지 않도록 한다. 그 후, 리프트 오프 기술을 이용하여, 위에 놓인 플라스틱층과 그리고 이 플라스틱층에 도포된 유리층을 분리(detaching)시킴으로써 상기 연결 구조들을 노출시킨다. In another embodiment, in the region where the connection structures are located, provide a plastic layer that is partially applied by photolithography on a second side opposite the first side of the substrate, followed by 0.01 μm to 50 by evaporation coating. A μm thick glass layer is applied over the entire surface so that the thickness of the glass layer does not exceed the thickness of the plastic layer. Then, using the lift off technique, the connecting structures are exposed by detaching the overlying plastic layer and the glass layer applied to the plastic layer.
다른 실시예에서 따르면, 상기 기판은 자신의 상기 제 1 면상에 구조화된 덮개층이 (특히 플라스틱 리소그라피에 의해) 코팅된 연결 구조들을 포함한다. 그 후, 상기 복제 방지층이 코팅된다. 다음, 적어도 상기 덮개층이 노출될 때까지 상기 복제 방지층을 (예컨대, 그라인딩 또는 식각에 의해) 얇게한다. 그 후, 상기 연결 구조들을 노출시키기 위해 상기 덮개층을 다시 제거한다. 이에 의하여, 상기 반도체 구조들이 위치된 상기 기판상의 영역들이 상기 복제 방지층에 의하여 선택적으로 보호되는데 반해, 상기 연결 구조들이 위치된 영역들은 이들이 접촉 연결(contact-connection)될 수 있는 상태로 남게된다. 그 후, 예를 들어 볼 그리드 어레이 형태의 연결 접촉부들이 접촉 연결을 위한 목적으로 상기 연결 구조들에서의 상기 기판의 제 1 면에 적용되도록 하고 그리고 상기 연결 구조들에 전기 도전적으로 연결되도록 하는 것이 바람직한데, 이는 플립-칩(flip-chip) 기술로 알려져 있다.According to another embodiment, the substrate comprises connecting structures in which a covering layer (particularly by plastic lithography) is coated on its first face. Thereafter, the copy protection layer is coated. Next, the copy protection layer is thinned (eg, by grinding or etching) until at least the cover layer is exposed. Then, the cover layer is removed again to expose the connection structures. Thereby, the regions on the substrate where the semiconductor structures are located are selectively protected by the copy protection layer, while the regions where the connection structures are located remain in a state where they can be contact-connected. Thereafter, it is desirable for the connecting contacts, for example in the form of a ball grid array, to be applied to the first side of the substrate in the connection structures for the purpose of contact connection and to be electrically conductively connected to the connection structures. This is known as flip-chip technology.
또한, 본 발명은 2002년 5월 23일에 출원한 독일 특허 출원 DE-102 22 964.3-33과 2002년 5월 23일에 출원한 독일 특허 출원 DE-102 22 609.1-33 및 2002년 4월 15일에 출원된 독일 실용신안 출원 202 05 830.1에 개시된 발명과 관련된다. 그러므로, 상기 3개의 출원들의 내용은 참고로서 본원에 인용한다. The invention also relates to German
하기에서, 본 발명은 도면을 참조로한 예시적인 실시예들에 근거하여 보다 상세히 설명될 것이다.In the following, the invention will be described in more detail on the basis of exemplary embodiments with reference to the drawings.
도 1a는 증발 코팅에 의하여 상부면에 유리층이 도포된 웨이퍼의 부분의 단면도를 도시한다.1A shows a cross-sectional view of a portion of a wafer with a glass layer applied to its top surface by evaporation coating.
도 1b는 증발 코팅에 의하여 하부면에 추가적으로 유리 층이 도포된 도 1a에서의 도면을 도시한다.FIG. 1B shows the view in FIG. 1A with an additional glass layer applied to the bottom surface by evaporation coating.
도 1c는 증발 코팅에 의하여 상부면에 도포된 최종 유리 층 뿐만 아니라 금속, 세라믹, 유리 또는 플라스틱의 연속적인 보호층을 더 구비한 도 1a에서의 도면을 도시한다.FIG. 1C shows the view in FIG. 1A further comprising a continuous protective layer of metal, ceramic, glass or plastic as well as the final glass layer applied to the top surface by evaporation coating.
도 1d는 증발 코팅에 의하여 상부면에 도포된 최종 유리층 및 금속, 세라믹, 유리 또는 플라스틱의 비연속적인 보호층을 더 구비한 도 1a에서의 도면을 도시한다.FIG. 1D shows the view in FIG. 1A further comprising a final glass layer applied to the top surface by evaporation coating and a discontinuous protective layer of metal, ceramic, glass or plastic.
도 1e는 증발 코팅에 의하여 상부면에 도포된 최종 유리층 및 금속 또는 세라믹의 비연속적인 보호층(배선들, 수동 소자들)을 더 구비한 도 1a에서의 도면을 도시한다.FIG. 1E shows the view in FIG. 1A further comprising a final glass layer applied to the top surface by evaporation coating and a discontinuous protective layer (wires, passive elements) of metal or ceramic.
도 2는 유리 및 플라스틱층을 구비한 웨이퍼 부분을 도시한다.2 shows a wafer portion with a glass and plastic layer.
도 3은 상기 웨이퍼상에서의 연결부들의 형성을 도시한다.3 shows the formation of connections on the wafer.
도 4는 상기 웨이터의 하부면에 플라스틱 패시베이션을 구비한 도 3에서의 도면을 도시한다.4 shows the view in FIG. 3 with plastic passivation on the lower surface of the waiter.
도 5는 웨이퍼 하부면을 증발 코팅 유리로 코팅하는 것을 도시한다.5 illustrates coating the bottom surface of the wafer with evaporation coated glass.
도 6은 도 5에 도시된 웨이퍼에 볼 그리드 어레이를 적용하는 것을 도시한다.FIG. 6 illustrates applying a ball grid array to the wafer shown in FIG. 5.
도 7a는 상기 웨이퍼에 볼 그리드 어레이를 적용하는 다른 방법을 도시한다.7A illustrates another method of applying a ball grid array to the wafer.
도 7b는 상기 웨이퍼 하부면 상에 플라스틱층을 구비한 도 7에서의 도면을 도시한다. FIG. 7B shows the view in FIG. 7 with a plastic layer on the bottom surface of the wafer. FIG.
도 8은 웨이퍼의 하부면의 밀봉을 도시한다.8 shows the sealing of the lower surface of the wafer.
도 8a는 웨이퍼의 하부면의 다른 밀봉을 도시한다.8A shows another seal of the bottom surface of the wafer.
도 9는 도 8또는 도 8a에 도시된 상기 웨이퍼에 볼 그리드 어레이를 적용하는 것을 도시한다.9 illustrates the application of a ball grid array to the wafer shown in FIG. 8 or 8A.
도 10은 증발 장치의 개략도를 도시한다.10 shows a schematic diagram of an evaporation apparatus.
도 11은 상부 면상에 연속적인 유리층과 플라스틱 층을 구비한 웨이퍼 부분의 단면도를 도시한다.11 shows a cross sectional view of a wafer portion with a continuous glass layer and a plastic layer on the top surface.
도 11a는 상부 면상에 구조화된 유리층과 플라스틱 층을 구비한 웨이퍼 부분의 단면도를 도시한다.FIG. 11A shows a cross-sectional view of a wafer portion with a glass layer and a plastic layer structured on the top surface.
도 12는 상기 유리 층이 그라인딩되어 제거되고 그리고/또는 상기 플라스틱 층이 리프트 오프(lift-off) 기술에 의하여 제거된 후에 도 11의 웨이퍼 부분을 도시한다.12 shows the wafer portion of FIG. 11 after the glass layer has been ground and removed and / or the plastic layer has been removed by a lift-off technique.
도 13은 볼 그리드 어레이를 적용한 후의 도 12의 웨이퍼 부분을 도시한다.FIG. 13 shows the wafer portion of FIG. 12 after applying the ball grid array. FIG.
도 14는 식각 특성들을 다르게 한 영역들을 구비한 상기 복제 방지층의 다른 실시예의 단면도를 도시한다.14 shows a cross-sectional view of another embodiment of the copy protection layer with regions having different etching characteristics.
도 15는 TOF-SIMS 측정의 결과를 도시한다.15 shows the results of the TOF-SIMS measurement.
도 16은 누설 차단(leaktightness) 테스트를 위한 홀 마스크를 구비한 웨이퍼를 도식적으로 도시한다. FIG. 16 schematically illustrates a wafer with a hole mask for leaktightness testing.
도 10은 증발 코팅 유리 소스(20)에 대한 기판(1)의 배치를 도시한다. 상기 증발 코팅 유리 소스(20)는 전자 빔 발생기(21), 빔-다이버터(beam-diverter) 디바이스(22) 및 전자 빔(24)이 충돌하는 유리 타겟(23)을 포함한다. 상기 전자 빔이 상기 유리 타겟상에 충돌한 위치에서, 상기 유리는 증발되고 상기 기판(1)의 제 1 면(1a)상에 침강한다. 상기 타겟(23)의 유리가 가능한한 균일하게 증발되도록 하기 위하여, 상기 타겟이 회전되고, 그리고 스위핑 운동(sweeping motion)이 상기 빔(24)에 가해진다.10 shows the placement of the
도 1a 및 도 1b를 참조하여 기판(1)을 보다 상세히 설명하기로 한다. 상기 기판(1)으로서 실리콘 웨이퍼는 반도체 구조들(2)을 구비한 영역들과 연결 구조들(3)을 구비한 영역들을 구비하는데, 이 영역들은 예를 들어 알루미늄으로된 본딩 패드로 형성된다. 상기 실리콘 웨이퍼는 표면 거칠기가 < 5㎛인 기판을 나타낸다. 상기 기판의 상부면(1a)은 하부면(1b)으로부터 대향하는 면이다. 유리층(4)이 상기 상부면(1a) 상에 복제 방지층으로서 증착되어 있으며, 이 층은 바람직하게는 Schott사에서 생산되는 8329 타입의 증발 코팅 유리로부터 획득된다. 이러한 타입의 유리는 상기 전자 빔(24)의 작용에 의하여 실질적으로 증발 될 수 있는바, 이 작업은 증발 동안 10-4mbar의 주변 기압 및 100℃의 BIAS 온도의 진공 환경에서 수행된다. 이러한 조건 하에서, 조밀한 연속적인 유리층(4)이 형성되며, 이 층은 물을 포함한 기체나 액체는 통과시키지 않으나, 전기광학적 부품들의 경우에서 중요한 빛을 통과시킨다. The
상기 웨이퍼의 하부면(1b)은 습식, 건식 및 플라즈마 식각 및/또는 세척을 비롯한 추가적인 공정 단계들에 유효하다.The
도 1b는 도 1a에서와 같은 기판을 도시하지만, 도 1b의 기판은 증발 코팅에 의하여 하부면(1b)에 도포된 추가적인 유리층(14)을 구비한다.FIG. 1B shows the same substrate as in FIG. 1A, but the substrate of FIG. 1B has an
도 1c는 도 1a에서와 같은 기판을 도시하지만, 도 1c의 기판은 증발 코팅에 의하여 상기 상부면에 도포된 유리층(4) 및 금속, 세라믹, 유리 또는 플라스틱을 포함하거나 이들로 구성되는 추가적인 연속적인 보호층(4a)과 그리고 을 더 구비한다.FIG. 1C shows a substrate as in FIG. 1A, but the substrate of FIG. 1C comprises or consists of a
도 1d는 도 1a에서와 같은 기판을 도시하는 바, 단지 부분적으로 연속하거나 연속하지 않으며, 그리고 금속, 세라믹, 유리 또는 플라스틱을 포함하거나 이들로 구성되는 추가적인 보호층(4b)를 구비한다. 상기 보호층(4b)은 상기 기판의 중요한 영역들, 보다 구체적으로 반도체 구조들을 구비한 영역들(2)을 덮는다. 연결 구조(3)들을 구비한 영역들은 덮어지지 않는다. 추가적인 최종 유리층(4)이 증발 코팅에 의하여 상기 보호층(4b)의 상부면에 도포된다.FIG. 1D shows a substrate as in FIG. 1A, which is only partially continuous or not continuous and has an additional
도 1e는 도 1a에서와 같은 기판을 도시하지만, 금속이나 세라믹을 포함하거나 이들로 구성되는, 추가적인 비연속적인 보호층(4c)을 구비한다. 상기 보호층(4c)은 저항기, 축전기, 배리스터(varistor), 코일 또는 유사한 것과 같은 수동 소자들 및/또는 배선들을 추가로 포함한다. 추가적인 최종 유리 층(4)이 증발 코팅에 의하여 상기 보호 층(4c)의 상부면에 도포된다.FIG. 1E shows a substrate as in FIG. 1A, but with an additional discontinuous
도 2는 상기 기판(1)의 다중층인 덮개층을 도시하는바, 본 실시예에서는 상기 덮개층은 하부면(1b) 상에 유리층(14) 및 플라스틱 층(5)을 포함한다. 상기 유리층(14)은 이는 밀봉 또는 밀폐 봉합에 충분한 0.01 내지 50㎛ 범위의 두께를 갖는 반면, 상기 플라스틱 층(5)은 후속 공정 단계를 위한 워크피스(workpiece)로서 상기 웨이퍼에 보다 좋은 안전성을 제공하도록 보다 두껍다. FIG. 2 shows a cover layer which is a multilayer of the
대안적으로 또는 추가적으로, 플라스틱층이 상기 유리층(4)의 상부 면에 같은 방식으로 도포하는 것 역시 가능하고, 이에 의해 대응하는 다중층의 덮개층이 도포된다.Alternatively or additionally, it is also possible for the plastic layer to be applied in the same way to the upper face of the
도 3은 웨이퍼의 추가적인 공정을 도시한다. 상기 웨이퍼는 하부면에서 얇아지고, 식각 피트들(6)이 형성되어서 상기 연결 구조(3)들이 위치한 영역에까지 확장되는데, 이는 식각 정지부로서 기능한다. 상기 웨이퍼 하부면(1b)에 플라스틱 리소그라피가 행해지고 연결 구조들(3)을 포함하는 영역들은 덮어지지 않은 상태가 된다. 그 후, 라인 접촉부들(7)이 예를 들어 스프레이 또는 스퍼터링에 의해 상기 하부면 상에 형성되고, 그 결과 전도성 층들(7)이 상기 식각 피트들(6)의 영역에 형성된다. 그 후, 리소그라피에 이용되는 플라스틱이 상기 웨이퍼 하부면(1b)으로부터 제거된다. 다음으로, 볼 그리드 어레이(8)가 상기 전도성 층들(7)에 적용되고, 상기 웨이퍼는 평면들(9)을 따라서 분할된다. 그 결과 다수의 전자 부품들의 반도체 구조들(2)이 복제 방지층(4)과 상기 기판(1)사이에 견고하게 매립 및 밀봉되게 된다. 3 shows a further process of the wafer. The wafer is thinned at the bottom surface and etch
도 4는 도 3에 도시된 실시예를 변형한 것이다. 상기 설명한 것과 같은 공정 단계들이 수행되나, 상기 플라스틱이 상기 웨이퍼의 하부면(1b)으로부터 제거되지 않고, 패시베이션 및 보호 층(10)으로서 하부면을 덮는다. 4 is a modification of the embodiment shown in FIG. Process steps as described above are performed, but the plastic is not removed from the
도 5는 상기 플라스틱층(10) 대신에 유리층(11)이 증발 코팅에 의하여 상기 기판의 하부면(1b)에 도포되는 실시예를 도시한다. 도 3에 도시된 실시예에서와 같이, 리소그라피에 사용된 플라스틱이 상기 웨이퍼 하부면(1b)으로부터 제거되고, 상기 웨이퍼의 전체 하부면은 증발 코팅에 의하여 상기 유리로 덮여져서, 0.01 내지 50㎛ 범위의 두께를 가지는 유리층을 형성한다.FIG. 5 shows an embodiment in which the
11b로 표시된 바와 같이, 이러한 유리층은 또한 상기 라인 접촉부들(7)의 외부 돌출부분을 또한 덮는다. 볼 그리드 어레이(8)가 적용될 수 있도록, 이 영역들(11b)은 그라인딩 및/또는 식각에 의하여 노출되게 된다. 그 후, 상기 볼 그리드 어레이들이 도 6에 도시된 바와 같이 적용되고, 그 후 상기 웨이퍼가 도면부호 9로 표시된 것과 같은 개별 부품들을 형성하도록 분할된다. 민감한 반도체 구조들(2)은 상부 및 하부에서, 각각 유리층들(4 또는 11)에 의하여 기계적으로 보호된다. 상기 유리 층(40)은 동시에 상기 복제 방지층을 나타낸다.As indicated by 11b, this glass layer also covers the outer protrusions of the
본 발명의 다른 실시예에서, 상기 웨이퍼는 상기 연결 구조들이 위치한 영역들을 관통하지 않는 분할 평면들(9)로 분할된다. 이에 의하여, 상기 부품들의 측부 패시베이션 보호가 또한 확실하게 이루어질 수 있는 이점이 있다. 도 7a는 상기 덮개층(4)의 물질과 상기 기판(1) 물질에만 영향을 미치는 분할의 예를 도시한다. 우선, 상기 과정은 상술한 예시적인 실시예와 같은 것으로, 즉 상기 웨이퍼가 하부면으로부터 얇아지고, 식각 피트들(6)이 형성되어 상기 연결 구조들(3)이 위치한 영역들의 하부면까지 확장된다. 리소그라피 동작이 상기 웨이퍼 하부면(1b) 상에서 수행되어, 본딩 패드 영역들이 노출된 상태로 된다. 상기 라인 접촉부들(7)이 상기 식각 피트들(6)의 영역에 형성되고, 상기 식각 피트들이 도전성 물질(12)로 또한 충전된다. 이러한 목적에 적합한 공정은 Ni(P)로 전기도금함으로써 두껍게하는(thickening) 공정이다. 상기 플라스틱이 상기 웨이퍼 하부면으로부터 제거된 후에, 상기 볼 그리드 어레이들(8)를 적용한다. 그 후, 상기 웨이퍼를 평면들(9)을 따라서 분할한다. 그 결과, 반도체 구조들(2)이 밀봉된 전자 부품들이 얻어진다.In another embodiment of the invention, the wafer is divided into
대안적으로, 상기 플라스틱 층(10)을 제거하지 않는 것도 가능한 바, 이렇게 하면 도 7b에 도시된 바와 같이 플라스틱 층(10)이 상기 하부면(1b) 상에 보호층으로서 남게된다. Alternatively, it is also possible not to remove the
도 8, 도 8a 및 도 9는 상기 하부면 상에 유리층(11)을 형성하는 예시적인 실시예들을 도시한다. 도 5와 도 7에 도시된 실시예들과 유사한 단계들이 수행되는 바, 즉 충전된 연결 구조들이 형성되고, 상기 웨이퍼의 전체 하부면(1b)이 상기 유리층(11)으로 코팅된다. 그 후, 도 8에 도시된 바와 같이, 그라인딩 또는 식각을 행함으로써, 또는 도 8a에 도시된 바와 같이, 리프트 오프 기술에 의하여 상기 식각 피트들의 영역에 리소그라피에 의하여 이미 도포된 상기 플라스틱 층(15)을 분리함으로써 상기 식각 피트들(6) 영역에서 상기 유리층이 제거되는데, 이는 도 9에 도시된 것과 같이 그 후 상기 볼 그리드 어레이들을 적용하기 위한 것이다. 상기 평면들(9)을 따라 분리한 후에, 반도체 구조들이 밀봉된 부품들이 얻어진다. 8, 8A and 9 illustrate exemplary embodiments of forming a
층(4 또는 11)에 사용된 유리계는 적어도 2원계를 나타낸다. 다중 성분계(multi-component system)가 바람직하다. The glass system used for
Schott사에서 생산하는 8329 타입의 증발 코팅 유리가 특히 적합 한 것으로 밝혀졌으며, 하기의 중량비를 갖는 조성을 가진다.The 8329 type evaporation coated glass produced by Schott was found to be particularly suitable and has a composition having the following weight ratios.
성분들 중량 %Ingredient weight%
SiO2 75-85SiO 2 75-85
B2O3 10-15B 2 O 3 10-15
Na2O 1-5Na 2 O 1-5
Li2O 0.1-1Li 2 O 0.1-1
K2O 0.1-1K 2 O 0.1-1
Al2O3 0.1-1Al 2 O 3 0.1-1
전기적 저항은 (100℃에서) 약 1010Ω/cm, 굴절율은 약 1.470, 유전 상수(ε)는 (25℃, 1㎒에서) 약 4.7, tan δ는 (25℃, 1㎒에서) 약 45×10-4이다.Electrical resistance is about 10 10 Ω / cm (at 100 ° C), refractive index is about 1.470, dielectric constant (ε) is about 4.7 (at 25 ° C, 1MHz), and tan δ (at 25 ° C, 1MHz) is about 45
상기 성분들로 특정한 특성을 얻기 위하여, 상부면 및 하부면 상의 상기 유리층들에 대하여 서로 다른 유리 조성물로 된 유리들을 사용하는 것이 적당하다. 예를 들어 굴절율, 밀도, 탄성율, 크노프 경도(Knoop hardness), 유전 상수, tan δ에 있어 서로 다른 특성들을 가지는 다수의 유리들을 증발 코팅에 의하여 연속적으로 상기 기판에 도포하는 것도 가능하다.In order to obtain specific properties with the components it is suitable to use glasses of different glass compositions for the glass layers on the top and bottom surfaces. For example, it is also possible to continuously apply a plurality of glasses having different properties in refractive index, density, elastic modulus, Knoop hardness, dielectric constant, tan δ to the substrate by evaporation coating.
전자 빔 증발에 대안적으로, 유리로서 침전되는 물질들을 전달하는 다른 수단을 이용하는 것도 가능하다. 예를 들어, 상기 증발 물질은 전자 충돌 가열에 의하여 가열될 수 있을 것이다. 이러한 타입의 전자 충돌 가열은 소정의 운동 에너지로 증발될 물질에 충격을 가하기 위하여 가속되는 열전자 방전을 근거로 한다. 이러한 공정들은 또한 상기 유리가 침전되는 기판에 과도한 열적 부하를 가하지 않으면서 유리 층들이 형성될 수 있게 한다. As an alternative to electron beam evaporation, it is also possible to use other means of delivering the precipitated materials as glass. For example, the evaporation material may be heated by electron bombardment heating. Electron impingement heating of this type is based on a hot electron discharge that is accelerated to impact the material to be evaporated with a given kinetic energy. These processes also allow the glass layers to be formed without applying excessive thermal load to the substrate on which the glass is deposited.
도 11, 도 11a 및 도 12는 본 발명의 다른 실시예를 도시한다. 이러한 실시예에서, 유리 층(14) 및 플라스틱층(5)이 상기 기판(1)의 하부면(1b)에 가해진다.11, 11A and 12 illustrate another embodiment of the present invention. In this embodiment, a
먼저 도 11에서, 상기 기판(1)의 상부면(1a) 상의 연결 구조(3)가 위치한 영역들이 플라스틱 리소그라피에 의하여, 구조화된 플라스틱 층 또는 덮개층(15)으로 선택적으로 덮어진다. 반도체 구조들(2)을 포함하는 영역들은 노출된 상태로 된다. 그 후, 유리 복제 방지층(4)이 증발 코팅에 의하여 상기 기판의 상부면에 도포된다. 그 후, 복제 방지층이 적어도 상기 플라스틱층(15)의 레벨 아래까지 그라인딩 또는 식각된다. 그 후, 상기 플라스틱 층(15)이 상기 상부면(1a)로부터 선택적으로 제거된다. Firstly in FIG. 11, the regions where the
다른 구조화 예가 도 11a에 도시되는 바, 도 11에서와 같이 상기 기판 상부 면이 플라스틱 리소그라피에 의하여 플라스틱으로 부분적으로 덮어진다. 그 후 이어지는 유리 증발 코팅 동작 동안, 증발 코팅에 의하여 가해지는 유리층 두께는 상기 플라스틱층의 두께를 초과하지 않는다. 그 후, 후속 공정 단계 동안, 상기 플라스틱 층 및 그 위의 유리층이 리프트 오프 기술에 의하여 분리될 수 있다.Another structured example is shown in FIG. 11A, where the top surface of the substrate is partially covered with plastic by plastic lithography as in FIG. 11. During the subsequent glass evaporation coating operation, the glass layer thickness applied by the evaporation coating does not exceed the thickness of the plastic layer. Thereafter, during the subsequent process step, the plastic layer and the glass layer thereon can be separated by a lift off technique.
도 12에 도시된 바와 같이, 도 11 또는 도 11a에 유사한 공정들에 의하여, 웨이퍼가 형성되며, 여기서 반도체 구조들(2)에는 유리가 코팅되는 반면에, 연결 구조들(3)은 노출된 상태로 된다.As shown in FIG. 12, a wafer is formed by processes similar to FIG. 11 or 11A, wherein the
도 13에서, 플립 칩 기술에 대한 임의의 실시예가 도시되는데, 모든 그리드 어레이들(18)이 상기 웨이퍼의 상부면에서 상기 연결 구조들(3)에 적용된다.In FIG. 13, an embodiment of flip chip technology is shown, in which all
마지막으로, 상기 웨이퍼는 분할되어 밀폐 봉합된 회로들을 형성하여, 결과적으로 복제 방지 칩들이 형성된다.Finally, the wafer is divided to form hermetically sealed circuits, resulting in anti-copy chips.
도 14는 측면 방향에 서로 다른 식각 저항성을 가지는 다수의 부분들, 적어도 두 개의 부분들을 포함하는 복제 방지층(4)을 도시한다. 이러한 예에서, 상기 복제 방지층은 제 1 물질의 제 1 부분(4a) 및 측면상 인접한 제 2 물질의 제 2 부분(4b)을 포함하고, 상기 제 1 물질과 상기 제 2 물질들은 서로 다른 식각율을 가진다. 예를 들어, 상기 제 1 물질은 Si02를 포함하고, 상기 제 2 물질은 Scott사에서 생산하는 증발 코팅 유리 8329 또는 G018-189를 포함한다.FIG. 14 shows a
또한, 상기 제 1 및 제 2 부분들(4a, 4b)은 서로 다른 두께를 가진다. 또한, 금속층(30)이 상기 복제 방지층(4)의 한 면상에 배치된다. 또한, 상기 금속층(30)이 상기 복제 방지층(4)과 추가적인 복제 방지층(4') 사이에 위치된다.In addition, the first and
결과적으로, 식각의 경우에도, 비록 제 2 부분(4b)은 제거되더라도 상기 반도체 구조들의 부분(2b)은 유지되므로, 상기 반도체 구조들(2)의 적어도 일부분, 예를 들어 상기 제 1 부분(4a) 아래에 위치된 부분(2a)만 파괴될 수 있는 장점이 있다. As a result, even in the case of etching, since the
하기의 설명은 유리 8329로 만들어진 복제 방지층 상에서 수행된 다양한 테스트 결과들을 나타낸다.The following description shows various test results performed on a copy protection layer made of glass 8329.
도 15는 TOF-SIMS 측정의 결과를 나타내는 바, 계수율(count rate)이 스퍼터 링 시간(sputtering time)의 함수로서 도시된다. 상기 측정은 상기 복제 방지 층내의 요소 농도의 프로필을 특정한다. 상기 복제 방지 층 두께의 < 1% 인 상기 복제 방지층에 대한 두께 불변성이 결정되었다.FIG. 15 shows the result of the TOF-SIMS measurement, in which the count rate is shown as a function of sputtering time. The measurement specifies the profile of urea concentration in the copy protection layer. Thickness invariance was determined for the copy protection layer that was <1% of the copy protection layer thickness.
또한, 누설차단 테스트들이 하기와 같이 유리 8329로 만들어진 상기 복제 방지층 상에서 수행된다.Leakage tests are also performed on the copy protection layer made of glass 8329 as follows.
실리콘 웨이퍼가 식각 정지 마스크를 구비한다. 도 16에 도시된 바와 같이, 상기 웨이퍼(97)는 9 개의 홀 영역들(98)(1㎝ ×1㎝)로 분할된다. 상기 영역들 내에서 홀들 사이의 개별적인 간격은 다음과 같이 행에 따라서 변화한다.The silicon wafer has an etch stop mask. As shown in FIG. 16, the
제 1 행 : 1 ㎜ 홀 간격1st row: 1 mm hole spacing
제 2 행 : 0.5 ㎜ 홀 간격2nd row: 0.5 mm hole spacing
제 3 행 : 0.2 ㎜ 홀 간격3rd row: 0.2 mm hole spacing
모든 사각 홀들(99)은 15㎛의 가장자리 길이(edge length)를 가진다.All square holes 99 have an edge length of 15 μm.
상기 웨이퍼의 구조화되지 않은 후면이 Glas 8329의 8㎛(시료 A) 또는 18㎛(시료 B)로 코팅된 후에, 상기 웨이퍼는 상기 유리가 다공 영역(perforated area)에 있을 때까지 건식 식각된다. 투과형 광 현미경하에서 상기 식각의 성공이 용이하게 관찰되었다.After the unstructured backside of the wafer was coated with 8 μm (Sample A) or 18 μm (Sample B) of Glas 8329, the wafer was dry etched until the glass was in the perforated area. The success of the etching was easily observed under a transmission light microscope.
헬륨 누설 테스트는 모두 18개의 측정 영역에 대하여 10-8mbar 1/sec보다 작은 누설율을 나타냈다.The helium leak test showed a leak rate less than 10 −8
측정 동안 각 측정 영역에서 상기 웨이퍼의 상당한 팽창(bulging)에도 불구 하고 유리층 영역들의 강도가 높았다는 것은 매우 놀라운 것이다. 200℃에서 가열한 후에도 상기 유리 구조에서는 어떤 변화도 없었다.It is surprising that the strength of the glass layer areas was high despite the significant bulging of the wafer in each measurement area during the measurement. There was no change in the glass structure even after heating at 200 ° C.
또한, DIN/ISO에 따라서 상기 복제 방지층에서 저항성 측정이 행해졌다. 그 결과가 표 1에 나타난다.In addition, resistance measurement was performed on the copy protection layer in accordance with DIN / ISO. The results are shown in Table 1.
당업자에게는 상술한 실시예들이 단지 예로써 이해될 것이고, 그리고 본 발명이 이러한 실시예들로 제한되는 것이 아니며, 오히려 본 발명의 정신에서 벗어남 없이 다양한 방식으로 변경될 수 있다는 점이 명백할 것이다.It will be apparent to those skilled in the art that the above-described embodiments will be understood by way of example only, and that the invention is not limited to these embodiments, but rather can be modified in various ways without departing from the spirit of the invention.
Claims (45)
Applications Claiming Priority (13)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE20205830.1 | 2002-04-15 | ||
| DE20205830 | 2002-04-15 | ||
| DE10222958A DE10222958B4 (en) | 2002-04-15 | 2002-05-23 | Process for producing an organic electro-optical element and organic electro-optical element |
| DE10222964A DE10222964B4 (en) | 2002-04-15 | 2002-05-23 | Process for forming housings in electronic components and hermetically encapsulated electronic components |
| DE10222609.1 | 2002-05-23 | ||
| DE10222964.3 | 2002-05-23 | ||
| DE10222958.9 | 2002-05-23 | ||
| DE10222609A DE10222609B4 (en) | 2002-04-15 | 2002-05-23 | Process for producing structured layers on substrates and methodically coated substrate |
| DE10252787.3 | 2002-11-13 | ||
| DE10252787A DE10252787A1 (en) | 2002-04-15 | 2002-11-13 | Organic electro-optical element production method for e.g. LED, has layer with vitreous structure deposited over layer structure comprising organic electro-optical material layer formed between pair of conductive layers |
| DE10301559.0 | 2003-01-16 | ||
| DE10301559A DE10301559A1 (en) | 2002-04-15 | 2003-01-16 | Organic electro-optical element production method for e.g. LED, has layer with vitreous structure deposited over layer structure comprising organic electro-optical material layer formed between pair of conductive layers |
| PCT/EP2003/003881 WO2003088354A2 (en) | 2002-04-15 | 2003-04-15 | Method for producing a copy protection for an electronic circuit and corresponding component |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050005447A KR20050005447A (en) | 2005-01-13 |
| KR100789977B1 true KR100789977B1 (en) | 2007-12-31 |
Family
ID=50241584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020047016632A KR100789977B1 (en) | 2002-04-15 | 2003-04-15 | A process for producing copy protection, an electronic component with the copy protection, a decryption device comprising the component |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100789977B1 (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4374391A (en) | 1980-09-24 | 1983-02-15 | Bell Telephone Laboratories, Incorporated | Device fabrication procedure |
| EP1178529A2 (en) * | 2000-06-02 | 2002-02-06 | Sharp Kabushiki Kaisha | Semiconductor device with a light blocking layer |
-
2003
- 2003-04-15 KR KR1020047016632A patent/KR100789977B1/en active IP Right Grant
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4374391A (en) | 1980-09-24 | 1983-02-15 | Bell Telephone Laboratories, Incorporated | Device fabrication procedure |
| EP1178529A2 (en) * | 2000-06-02 | 2002-02-06 | Sharp Kabushiki Kaisha | Semiconductor device with a light blocking layer |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20050005447A (en) | 2005-01-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN113678243B (en) | Protective element for a bond structure | |
| CN106067460B (en) | Electronic chip comprising a protected rear surface | |
| CN100359653C (en) | Method for connecting substrates and composite element | |
| KR100997380B1 (en) | Capacitance detection type sensor and manufacturing method thereof | |
| US5468990A (en) | Structures for preventing reverse engineering of integrated circuits | |
| EP0393635B1 (en) | Semiconductor device having multi-level wirings | |
| DE10252787A1 (en) | Organic electro-optical element production method for e.g. LED, has layer with vitreous structure deposited over layer structure comprising organic electro-optical material layer formed between pair of conductive layers | |
| US7528478B2 (en) | Semiconductor devices having post passivation interconnections and a buffer layer | |
| EP1029347B1 (en) | Semiconductor device comprising an integrated circuit provided with a ceramic security coating and method of manufacturing such a device | |
| US6759326B2 (en) | Method of making a semiconductor device having a planarized fluoropolymer passivating layer with selectively implanted charged particles | |
| US7495348B2 (en) | Process for producing copy protection for an electronic circuit | |
| KR100789977B1 (en) | A process for producing copy protection, an electronic component with the copy protection, a decryption device comprising the component | |
| US7863200B2 (en) | Process of vapor depositing glass layers for wafer-level hermetic encapsulation of electronic modules | |
| US5880519A (en) | Moisture barrier gap fill structure and method for making the same | |
| US6576991B1 (en) | Device with integrated circuit protected against attacks made by the controlled destruction of an additional layer | |
| EP2889901B1 (en) | Semiconductor device with through-substrate via and corresponding method | |
| KR100616126B1 (en) | Method for forming housing for electronic components and electronic components that are hermetically encapsulated thereby | |
| US6518158B1 (en) | Method of manufacturing a semiconductor device including a fuse | |
| JP2005521262A (en) | SEMICONDUCTOR DEVICE HAVING PROTECTIVE SECURITY COATING PART AND MANUFACTURING METHOD | |
| EP0951065A2 (en) | Method of manufacturing semiconductor device | |
| JPH0332214B2 (en) | ||
| KR19980033831A (en) | Semiconductor device manufacturing method | |
| CN1234608A (en) | Method for producing integrated circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20121213 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20131212 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20141211 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20151211 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20161208 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20171208 Year of fee payment: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20181213 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20191212 Year of fee payment: 13 |