KR100788374B1 - Method for forming metal line of semiconductor device - Google Patents

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Abstract

A method for forming a metal line of a semiconductor device is provided to prevent generation of a hillock and to improve a contact characteristic by forming a nitride-oxide between nitride layers. A trench and a via-hole are formed on an interlayer dielectric(201). A copper barrier layer(202) and a copper seed layer(203) are sequentially formed on a trench and a surface of the via-hole. A copper wiring(204) is formed within the trench and the via-hole including the copper seed layer and the copper barrier layer. A first diffusion barrier(205) is formed on the interlayer dielectric including the copper wiring. The first diffusion barrier is formed with an oxynitride including SiON. A second diffusion barrier layer(206) is formed on the first diffusion barrier layer. The second diffusion barrier layer is formed with a nitride including SiN. An upper insulating layer(207) is formed on the second diffusion barrier layer.

Description

반도체 소자의 금속 배선 형성 방법{Method for Forming Metal Line of Semiconductor Device}Method for forming metal wiring of semiconductor device {Method for Forming Metal Line of Semiconductor Device}

도 1은 종래의 금속 배선에서 발생한 힐록을 보여주는 단면도.1 is a cross-sectional view showing hillock generated in a conventional metal wiring.

도 2는 본 발명의 실시예에 따른 반도체 소자의 금속 배선을 형성하는 방법을 설명하기 위한 공정 단면도. 2 is a cross-sectional view illustrating a method of forming a metal wiring of a semiconductor device according to an embodiment of the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

201 : 층간절연막 201: interlayer insulating film

202 : 구리 베리어막202: copper barrier film

203 : 구리 시드막203 copper seed film

204 : 구리 배선204: copper wiring

205 : 제1 확산 방지막205: first diffusion barrier film

206 : 제2 확산 방지막206: second diffusion barrier film

207 : 상부 절연막207: upper insulating film

본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 좀 더 자세하 게는 금속 배선과 금속 확산 방지막의 접착 특성을 높일 수 있는 반도체 소자의 금속 배선 형성 방법에 관한 것이다.The present invention relates to a method for forming a metal wiring of a semiconductor device, and more particularly, to a method for forming a metal wiring of a semiconductor device capable of improving the adhesion characteristics of the metal wiring and the metal diffusion barrier.

최근, 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력이 요구되고 있다. 이러한 요구에 의해 반도체 장치 기술은 집적도 및 응답 속도 등을 향상시켰고, 금속배선을 형성하는 기술 또한 발전하고 있다. 배선 기술은 반도체 집적회로에서 개별 트랜지스터를 서로 연결하여 회로를 구성하는 전원공급 및 신호전달의 통로를 실리콘 위에 구현하는 기술로서 이 분야는 비메모리 소자가 기술을 선도하고 있다. 반도체 소자의 금속 배선층은 구리, 텅스텐, 알루미늄 또는 그 합금으로 이루어져 있으며, 소자와의 접촉, 상호연결, 칩과 외부회로와의 연결 등의 기능을 가진다. 종래의 반도체 장치에서의 금속배선은 낮은 접합 저항과 공정의 용이성으로 인해 알루미늄을 주로 사용하였으나 반도체가 집적화됨에 따라 금속 배선의 선폭이 감소하는 반면에 금속배선의 길이는 증가 되고 있다. 이로 인하여, RC 지연이 증가와 응력에 의한 알루미늄 금속배선의 페일(Fail) 현상이 발생함에 따라 알루미늄 금속배선은 사용에 한계에 봉착하였다. 또한, 반도체 장치의 응답 속도 향상을 위해 상기 알루미늄 보다 더 낮은 저항을 갖는 물질이 요구되고 있다. 이에 따라, 최근에는 저 저항과 전기적 우수성을 동시에 지닌 구리 금속배선의 사용과 함께 저 유전 절연막에 의한 전기적 배선의 형성이 상용화되고 있다. 그러나, 구리는 기존의 금속배선의 재료에 비하여 실리콘(Si) 또는 실리콘 산화물(SiO2) 내부로 빠르게 확산 되는 특성이 있다. 또한, 금속 배선 위의 상부 절연막으로도 확산될 수 있다. 이때, 구리 배선과 상부 절연막 사이에 확산 방지막으로 실리콘 질화막(SIN)을 사용하는데, 이때의 실리콘 질화막은 대부분 400℃ 정도의 고온의 PECVD(Plasma-Enhanced Chemical Vapor Deposition)공정을 사용하고 있다. 또한, 이러한 질화막은 응력(Stress)이 매우 높은 막질로써 위와 같이 고온의 공정으로 인해 실리콘 질화막에 응력이 발생하고, 구리 표면에 힐록(Hillock)이 형성된다. 따라서, 도 1에서 보듯이, 상술한 바와 같이, 힐록 부위에서 구리와 실리콘 질화막의 접합성(Adhesion)이 떨어져 벌어짐 현상이 발생하고 그로 인해 벌어진 틈으로 구리가 새어나가는 현상(Outgassing : A)이 발생하여 확산 방지막으로서의 역할을 제대로 수행할 수 없다. 또한, PECVD을 이용하여 실리콘 질화막을 형성하면 실리콘 질화막 내에 핀홀(Pinhole)들이 생길 수 있으며, 이러한 핀홀을 통해 구리가 새어나가는 문제가 발생한다.In recent years, with the rapid spread of information media such as computers, semiconductor devices operate at a high speed and require a large storage capacity. Due to these demands, semiconductor device technology has improved the degree of integration, response speed, and the like, and technology for forming metal wiring has also been developed. Wiring technology is a technology that implements a circuit for power supply and signal transmission on silicon by connecting individual transistors to each other in a semiconductor integrated circuit. The metal wiring layer of the semiconductor device is made of copper, tungsten, aluminum or an alloy thereof, and has a function of contact with the device, interconnection, and connection between a chip and an external circuit. Metal wiring in the conventional semiconductor device mainly uses aluminum due to low bonding resistance and ease of processing. However, as semiconductors are integrated, the line width of the metal wiring decreases while the length of the metal wiring increases. As a result, an increase in RC delay and a fail phenomenon of the aluminum metal wiring due to stress occur, the aluminum metal wiring is limited to use. In addition, there is a need for a material having a lower resistance than the aluminum to improve the response speed of the semiconductor device. Accordingly, in recent years, the formation of electrical wiring by a low dielectric insulating film has been commercialized with the use of copper metal wiring having both low resistance and electrical superiority. However, copper has a property of rapidly diffusing into silicon (Si) or silicon oxide (SiO 2 ) as compared to the conventional metallization materials. It can also be diffused into the upper insulating film on the metal wiring. In this case, a silicon nitride film (SIN) is used as a diffusion barrier between the copper wiring and the upper insulating film, and the silicon nitride film at this time uses a high temperature Plasma-Enhanced Chemical Vapor Deposition (PECVD) process of about 400 ° C. In addition, such a nitride film has a very high stress and a stress is generated in the silicon nitride film due to the high temperature process as described above, and a hillock is formed on the copper surface. Therefore, as shown in FIG. 1, as described above, a phenomenon in which the adhesion of copper and the silicon nitride film is separated from the hillock part occurs, and a phenomenon in which copper leaks into the gap is generated (Outgassing: A). It cannot function properly as a diffusion barrier. In addition, when the silicon nitride film is formed using PECVD, pinholes may be formed in the silicon nitride film, and copper may leak through the pinhole.

상술한 문제점을 해결하기 위한 본 발명의 목적은, 구리배선 상에 응력이 낮은 확산 방지막을 추가하여 힐록이 발생하는 것을 해소함으로써 확산 방지막과 구리배선과의 접합 특성을 높일 수 있는 반도체 소자의 금속배선 형성 방법을 제공하는데 있다.An object of the present invention for solving the above problems is to add a low-diffusion diffusion prevention film on the copper wiring to eliminate the occurrence of hillock, metal wiring of the semiconductor device that can improve the bonding characteristics of the diffusion barrier and the copper wiring It is to provide a formation method.

또한, 본 발명의 다른 목적은, 확산 방지막만 존재할 때 발생하는 핀홀(Pinhole)에 의한 구리의 확산을 방지할 수 있는 반도체 소자의 금속배선 형성 방법을 제공하는 것이다.Another object of the present invention is to provide a method for forming metal wirings of a semiconductor device capable of preventing diffusion of copper by pinholes generated when only a diffusion barrier is present.

상기한 목적을 달성하기 위한 본 발명의 일실시 예에 따른 반도체 소자의 금속 배선 형성 방법의 일 특징은, 층간절연막에 트렌치 및 비아 홀을 형성하는 단계, 상기 트렌치 및 상기 비아 홀 표면에 구리 베리어막 및 구리 시드막을 순차적으로 형성하는 단계, 상기 구리 시드막 및 상기 구리 베리어막이 형성된 상기 트렌치 및 상기 비아 홀 내에 구리 배선을 형성하는 단계, 상기 구리 배선을 포함한 상기 층간 절연막 위에 SiON를 포함하는 질화산화물로 이루어지는 제1 확산 방지막을 형성하는 단계, 상기 제1 확산 방지막 위에 SiN을 포함하는 질화물로 이루어지는 제2 확산 방지막을 형성하는 단계 및 상기 제2 확산 방지막 위에 상부 절연막을 형성하는 단계를 포함하여 이루어지는 것이다.
보다 바람직하게, 상기 제1 확산 방지막은 100Å~500Å의 두께로 형성한다.
보다 바람직하게, 상기 제1 확산 방지막은 동일 챔버 내에서 인시츄(Insitu)로 진행하여 형성한다. According to an aspect of the present invention, there is provided a method of forming a metal wiring in a semiconductor device, including forming trenches and via holes in an interlayer insulating film, and forming a copper barrier film on a surface of the trench and the via hole. And sequentially forming a copper seed film, forming a copper wiring in the trench and the via hole in which the copper seed film and the copper barrier film are formed, and a nitride oxide including SiON on the interlayer insulating film including the copper wiring. Forming a first diffusion barrier layer, forming a second diffusion barrier layer of nitride including SiN on the first diffusion barrier layer, and forming an upper insulating layer on the second diffusion barrier layer.
More preferably, the first diffusion barrier layer is formed to a thickness of 100 kPa to 500 kPa.
More preferably, the first diffusion barrier layer is formed to proceed in situ in the same chamber.

이하에서는 첨부한 도면을 참조하여 본 발명의 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 자세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail a metal wiring formation method of a semiconductor device according to an embodiment of the present invention.

본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.Descriptions of technical contents that are well known in the art to which the present invention pertains and are not directly related to the present invention will be omitted. This is to more clearly communicate without obscure the subject matter of the present invention by omitting unnecessary description.

도 2에 도시된 바와 같이, 하부 절연막(미도시) 상에 균일한 두께를 갖는 층간절연막(201)을 형성한다. 이때, 층간절연막(201)을 형성하기 위한 절연물질로는 SiO2, SiON, 실록산 SOG(Spin On Glass), 실리케이트 SOG, PSG(Phospho Silicate Glass), P-TEOS(Tetra Ethyl Ortho Silicate), USG(Undoped Silicate Glass) 및 FSG(Fluorinated Silicate Glass) 등의 Low-K 물질이 사용될 수 있다. 이어서, 하부 절연막의 표면을 노출하도록 듀얼 다마신 구조를 갖는 트렌치를 형성하기 위해 층간절연막(201) 상에 포토레지스트 패턴(미도시)을 형성한다. 이러한 포토레지스트 패턴을 식각 마스크로 사용하여 포토레지스트 패턴에 의해 노출되는 층간절연막(201)을 이방성 식각함으로써, 하부 절연막의 표면을 노출시키는 트렌치 및 비아 홀을 형성한다. 그 후, 식각 마스크로 사용한 포토레지스트 패턴을 제거한다. 이때, 포토레지스트 패턴은 에싱(Ashing) 스트립 공정을 통해 제거할 수 있다. 이어서, 트렌치 및 비아 홀 상에 균일한 두께를 갖는 구리 베리어막(Barrier Layer)(202)을 연속적으로 형성한다. 이때, 구리 베리어막(202)은 Ta, TaN 등의 물질 또는 이들의 조합으로 형성하는 것이 바람직하다. 또한, 구리 베리어막(202)은 화학적기상증착, 스퍼터링 증착, 물리적기상증착, 원자층증착, 전자빔증착의 방법으로 형성할 수 있다. 따라서, 이러한 방법으로 형성된 구리 베리어막(202)은 금속배선의 형성시 금속배선을 구성하는 금속물질이 절연막 내로 확산되는 것을 방지하는 역할을 한다. 이어서, 구리 베리어막(202) 상에 균일한 두께를 갖는 구리 시드막(Seed layer)(203)을 형성한다. 여기서, 구리 시드막(203)은 Al, Cu, W, Pt, Au, Ag 등의 물질을 이용하여 형성된다.As shown in FIG. 2, an interlayer insulating film 201 having a uniform thickness is formed on the lower insulating film (not shown). At this time, as an insulating material for forming the interlayer insulating film 201, SiO 2, SiON, siloxane spin on glass (SOG), silicate SOG, PSG (Phospho Silicate Glass), P-TEOS (Tetra Ethyl Ortho Silicate), USG ( Low-K materials such as Undoped Silicate Glass (FLU) and Fluorinated Silicate Glass (FSG) may be used. Next, a photoresist pattern (not shown) is formed on the interlayer insulating film 201 to form a trench having a dual damascene structure to expose the surface of the lower insulating film. Using the photoresist pattern as an etching mask, anisotropic etching of the interlayer insulating film 201 exposed by the photoresist pattern is performed to form trenches and via holes exposing the surface of the lower insulating film. Thereafter, the photoresist pattern used as the etching mask is removed. In this case, the photoresist pattern may be removed through an ashing strip process. Subsequently, a copper barrier layer 202 having a uniform thickness is continuously formed on the trench and the via hole. At this time, the copper barrier film 202 is preferably formed of a material such as Ta, TaN, or a combination thereof. In addition, the copper barrier film 202 may be formed by chemical vapor deposition, sputter deposition, physical vapor deposition, atomic layer deposition, or electron beam deposition. Therefore, the copper barrier film 202 formed in this manner serves to prevent the metal material constituting the metal wiring from being diffused into the insulating film when the metal wiring is formed. Subsequently, a copper seed layer 203 having a uniform thickness is formed on the copper barrier film 202. Here, the copper seed film 203 is formed using a material such as Al, Cu, W, Pt, Au, Ag, and the like.

다음으로, 트렌치 및 비아 홀의 내부에 균일한 두께를 갖는 구리 베리어막(202) 및 구리 시드막(203)이 순차적으로 적층 되어 있는 결과물 상에 트렌치가 매립되도록 구리 배선(204)을 형성한다. 이때, 구리 배선(204)의 형성은 ECP(Electro Chemical Plating)방법으로 이루어진다. 또한, 위와 같은 방법으로 형성된 구리 배선(204)은 불균일한 두께를 갖기 때문에 층간절연막(201) 패턴의 상면이 노출되도록 화학적 기계연마(Chemical Mechanical Polishing; CMP) 공정을 수 행할 수 있다. 그 후, 금속 배선(204)을 포함한 층간절연막(201) 상에 SiON 등의 질화산화물을 이용한 제1 확산 방지막(205)을 형성한다. 이때, 제1 확산 방지막(205)은 동일 챔버(Chamber) 내에서 인시츄(In-situ)로 진행되며, 두께는 100Å~500Å으로 형성하는 것이 바람직하다. 이러한 제1 확산 방지막(205)으로 사용한 질화산화물은 질화막에 비하여 응력이 낮고, 구리 배선(204)과의 접착성(Adhesion)이 좋으며, 질화막 내의 핀홀(Pin-hole)에 의한 구리 확산을 막아주는 역할을 한다. 이어서, 제1 확산 방지막(205) 상에 질화막(SiN)을 이용한 제2 확산 방지막(206)을 형성한다. 이때, 제2 확산 방지막(206)은 400℃의 고온의 PECVD공정을 수행하여 형성된다. 그 후, 제2 확산 방지막(206)상에 상부 절연막을 증착하는 후속 공정을 진행할 수 있다. 따라서, 응력이 낮은 질화산화물을 이용한 제1 확산 방지막(205)을 추가하여 확산 방지층을 형성함으로써 고온 공정 및 핀홀에 의해 구리가 확산되는 문제를 해소하여 접착특성이 더욱 강한 확산 방지층을 구현할 수 있다. Next, a copper wiring 204 is formed so that the trench is embedded in the resultant in which the copper barrier film 202 and the copper seed film 203 having a uniform thickness are sequentially stacked in the trench and the via hole. At this time, the copper wiring 204 is formed by an electrochemical plating (ECP) method. In addition, since the copper wiring 204 formed by the above method has a non-uniform thickness, a chemical mechanical polishing (CMP) process may be performed to expose the top surface of the interlayer insulating film 201 pattern. Thereafter, a first diffusion barrier film 205 using a nitride oxide such as SiON is formed on the interlayer insulating film 201 including the metal wiring 204. At this time, the first diffusion barrier layer 205 is in-situ in the same chamber (Chamber), the thickness is preferably formed to 100 ~ 500Å. The nitride oxide used as the first diffusion barrier 205 has a lower stress than the nitride film, has better adhesion to the copper wiring 204, and prevents copper diffusion by a pin-hole in the nitride film. Play a role. Subsequently, a second diffusion barrier 206 using a nitride film SiN is formed on the first diffusion barrier 205. In this case, the second diffusion barrier layer 206 is formed by performing a high temperature PECVD process at 400 ° C. Thereafter, a subsequent process of depositing an upper insulating film on the second diffusion barrier layer 206 may be performed. Therefore, the diffusion barrier layer is formed by adding the first diffusion barrier layer 205 using the nitride having low stress to solve the problem of copper diffusion by the high temperature process and the pinhole, thereby realizing a diffusion barrier layer having stronger adhesion characteristics.

지금까지 본 발명의 구체적인 구현예를 도면을 참조로 설명하였지만 이것은 본 발명이 속하는 기술분야에서 평균적 지식을 가진 자가 쉽게 이해할 수 있도록 하기 위한 것이고 발명의 기술적 범위를 제한하기 위한 것이 아니다. 따라서 본 발명의 기술적 범위는 특허청구범위에 기재된 사항에 의하여 정하여지며, 도면을 참조로 설명한 구현예는 본 발명의 기술적 사상과 범위 내에서 얼마든지 변형하거나 수정할 수 있다.Although specific embodiments of the present invention have been described with reference to the drawings, this is intended to be easily understood by those skilled in the art and is not intended to limit the technical scope of the present invention. Therefore, the technical scope of the present invention is determined by the matters described in the claims, and the embodiments described with reference to the drawings may be modified or modified as much as possible within the technical spirit and scope of the present invention.

본 발명에 따르면, 구리 배선과 확산 방지막으로 사용되는 질화막 사이에 응력이 작은 질화산화막을 형성함으로써 구리의 힐록을 방지하고 접촉특성을 향상시켜 힐록에 의해 구리 배선에 있는 구리가 상부 절연막으로의 새어나가는 문제를 해소함으로써 구리 금속배선의 전기적 특성을 개선할 수 있다.According to the present invention, by forming a nitrided oxide film having a small stress between the copper wiring and the nitride film used as the diffusion barrier, the hillock of the copper is prevented and the contact characteristics are improved so that the copper in the copper wiring leaks to the upper insulating film by the hillock. By solving the problem, the electrical characteristics of the copper metallization can be improved.

또한, 본 발명에 따르면, 응력이 작은 질화산화막을 형성함으로써 고온의 PECVD에 의해 확산 방지막 상에 발생하는 핀홀에 의한 구리 확산을 막아줌으로써 신뢰성이 더욱 향상된 반도체 소자의 구리 배선을 구현할 수 있다.In addition, according to the present invention, by forming a nitride oxide film having a low stress to prevent the copper diffusion by the pinhole generated on the diffusion barrier film by high-temperature PECVD, it is possible to implement the copper wiring of the semiconductor device with improved reliability.

Claims (4)

층간절연막에 트렌치 및 비아 홀을 형성하는 단계;Forming trenches and via holes in the interlayer insulating film; 상기 트렌치 및 상기 비아 홀 표면에 구리 베리어막 및 구리 시드막을 순차적으로 형성하는 단계;Sequentially forming a copper barrier film and a copper seed film on surfaces of the trench and the via hole; 상기 구리 시드막 및 상기 구리 베리어막이 형성된 상기 트렌치 및 상기 비아 홀 내에 구리 배선을 형성하는 단계;Forming a copper wiring in the trench and the via hole in which the copper seed film and the copper barrier film are formed; 상기 구리 배선을 포함한 상기 층간 절연막 위에 SiON를 포함하는 질화산화물로 이루어지는 제1 확산 방지막을 형성하는 단계;Forming a first diffusion barrier layer formed of a nitride oxide including SiON on the interlayer insulating layer including the copper wiring; 상기 제1 확산 방지막 위에 SiN을 포함하는 질화물로 이루어지는 제2 확산 방지막을 형성하는 단계; 및Forming a second diffusion barrier layer of nitride including SiN on the first diffusion barrier layer; And 상기 제2 확산 방지막 위에 상부 절연막을 형성하는 단계를 포함하여 이루어지는 반도체 소자의 금속 배선 형성 방법.Forming an upper insulating film on the second diffusion barrier layer. 삭제delete 제 1 항에 있어서, The method of claim 1, 상기 제1 확산 방지막은 100Å~500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.The first diffusion barrier layer is formed to a thickness of 100 ~ 500Å, metal wiring formation method of a semiconductor device. 제 1 항에 있어서,The method of claim 1, 상기 제1 확산 방지막은 동일 챔버 내에서 인시츄(Insitu)로 진행하여 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법. And forming the first diffusion barrier layer in-situ in the same chamber.
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