KR100780693B1 - Ｆｂｇａ 패키지 - Google Patents

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Abstract

본 발명은 FBGA(Fine-pitch Ball Grid Array) 패키지를 개시하며, 개시된 본 발명의 FBGA 패키지는, 캐버티(cavity) 및 회로패턴을 갖는 기판; 상기 기판 상에 페이스 다운(face-down) 타입으로 부착되며, 본딩패드를 갖는 반도체칩; 상기 기판의 캐버티를 관통하여 상기 반도체칩의 본딩패드와 상기 기판의 회로패턴을 전기적으로 연결시키도록 형성된 금속와이어; 상기 반도체칩을 포함한 기판의 상부면과 상기 금속와이어를 포함한 기판의 캐버티를 밀봉하도록 형성된 봉지제; 및 상기 기판 하면의 회로패턴에 부착된 솔더 볼;을 포함하며, 상기 기판은, 코어(core)층과, 상기 코어층의 하면에 형성된 전극단자 및 볼 랜드를 포함하는 회로패턴과, 상기 전극단자 및 볼 랜드 부분을 제외한 나머지 회로패턴 부분을 포함하는 코어층의 하면과 상기 코어층의 상면을 덮도록 형성된 에폭시(epoxy)로 구성된 것을 특징으로 한다.

Description

ＦＢＧＡ 패키지{FBGA package}
도 1은 종래의 FBGA 패키지를 도시한 단면도.
도 2는 종래의 에폭시 프린팅 방식을 설명하기 위한 도면.
도 3a 및 도 3b는 종래 에폭시 프린팅 방식을 이용한 칩 부착 공정의 문제점을 설명하기 위한 단면도.
도 4는 본 발명에 따른 FBGA 패키지를 도시한 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 코어층 2 : 회로패턴
3 : 솔더 레지스트 4 : 캐버티
5 : 접착제 6 : 금속와이어
7 : 봉지제 8 : 솔더 볼
10 : 기판 11 : 반도체칩
12 : 본딩패드 20 : 스퀴즈
22 : 에폭시
본 발명은 FBGA(Fine-pitch Ball Grid Array) 패키지에 관한 것으로, 보다 상세하게는, 에폭시(epoxy)가 도포된 기판을 이용하여 구성한 FBGA 패키지에 관한 것이다.
주지된 바와 같이, 반도체 패키지는 그 크기를 낮추면서 전기적 특성을 향상시키는 방향으로 개발되어져 왔다. 볼 그리드 어레이(Ball Grid Array: 이하, BGA) 패키지는 그 좋은 예이며, 이러한 BGA 패키지는 전체 크기가 칩 크기와 유사하기 때문에 실장 면적을 최소화할 수 있고, 아울러, 솔더 볼에 의해 외부 회로와의 전기적 연결이 이루어지므로 전기적 신호 전달 경로의 최소화를 통해 향상된 전기적 특성을 갖는다. 특히, 최근의 반도체칩이 작은 크기이면서 더 많은 신호 입출력 패드를 구비하게 됨으로써, 이에 부응하기 위해 상기 BGA 패키지는 FBGA(Fine-pitch BGA) 패키지의 형태로 제작되고 있다.
이러한 FBGA 패키지의 종래의 예가 도 1에 도시되어 있는 바, 이를 설명하면 다음과 같다.
도시된 바와 같이, 캐버티(cavity; 4)를 갖는 기판(10) 상에 접착제(5)를 매개로 하여 반도체칩(11)이 페이스 다운(face-down) 타입으로 부착되어 있고, 상기 반도체칩(11)의 본딩패드와 기판 회로패턴(2)의 전극단자가 캐버티(4)를 관통하는 금속와이어(6)에 의해 전기적으로 연결되어 있으며, 상기 반도체칩(11)을 포함한 기판(10)의 상부면과 상기 금속와이어(6)를 포함한 기판(10)의 캐버티(4)가 봉지제(7)로 각각 밀봉되어 있고, 그리고, 상기 기판(10)의 하면에 구비된 회로패턴(2)의 볼 랜드 각각에 솔더 볼(8)이 부착되어 있다.
여기서, 상기 기판(10)은, 코어층(1)과 상기 코어층(1)의 하면에 형성된 전극단자 및 볼 랜드를 포함하는 회로패턴(2)과 상기 전극단자 및 볼 랜드 부분을 제외한 나머지 회로패턴 부분을 포함하는 코어층(1)의 하면 및 코어층(1)의 상면 전체를 덮도록 형성된 솔더 레지스트(solder resist; 3)를 포함한다.
한편, 상기한 바와 같은 페이스 다운 타입의 FBGA 패키지를 제조함에 있어서, 기판 상에 반도체칩을 부착시키기 위한 칩 부착 공정시, 최근에는 접착제 도포 공정을 진행하지 않고 그 대신에 기판의 솔더 레지스트 상에 테이프를 부착하거나, 또는, 에폭시를 프린트하여 상기 칩 부착 공정을 진행하고 있다.
그런데, 상기 테이프 부착 방식은 접착제 도포 공정을 생략할 수 있다는 잇점이 있으나 가격적인 부분에서 잇점이 없다. 반면, 에폭시 부착 방식은 가격적인 부분에서 잇점이 있는 바, 매우 유용하지만, 전체 어셈블리(assembly) 공정에서 하나의 공정, 즉, 에폭시 프린팅 공정이 더 추가됨으로써 전체 공정이 복잡해질 뿐만 아니라 에폭시 프린시에 오차가 많아 로트(lot)간 차이가 심한 문제점이 있다.
또한, 에폭시 부착 방식은 에폭시 프린트시 상기 에폭시가 균일하게 퍼지지 않음으로써 다른 불량을 야기한다. 즉, 현재의 에폭시 프린트는 스퀴즈(squeeze)가 상하로 움직이면서 에폭시를 프린트하는 방식으로 진행되는데, 도 2에 도시된 바와 같이, 상기 스퀴즈(20)의 작업방향 쪽으로 에폭시(22)가 뭉치게 된다. 이에 따라, 칩 부착 공정이 완료된 상태를 보면, 도 3a에 도시된 바와 같이, 어느 한쪽 끝부분의 에폭시(22) 두께가 훨씬 높아지거나, 또는, 도 3b에 도시된 바와 같이, 에폭시(22)가 반도체칩(11)을 다 덮지 못하는 현상이 발생되며, 이로 인해, 패키지의 신뢰성에 악영향이 미친다.
따라서, 본 발명은 전술한 종래의 문제점을 해결하기 위해 안출된 것으로서, 가격적인 잇점을 가지면서 공정 추가가 없는 FBGA 패키지를 제공함에 그 목적이 있다.
또한, 본 발명은 에폭시를 이용하면서도 뭉침 현상 및 그로 인한 결함 발생이 방지되도록 한 FBGA 패키지를 제공함에 그 다른 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 FBGA 패키지는, 캐버티(cavity) 및 회로패턴을 갖는 기판; 상기 기판 상에 페이스 다운(face-down) 타입으로 부착되며, 본딩패드를 갖는 반도체칩; 상기 기판의 캐버티를 관통하여 상기 반도체칩의 본딩패드와 상기 기판의 회로패턴을 전기적으로 연결시키도록 형성된 금속와이어; 상기 반도체칩을 포함한 기판의 상부면과 상기 금속와이어를 포함한 기판의 캐버티를 밀봉하도록 형성된 봉지제; 및 상기 기판 하면의 회로패턴에 부착된 솔더 볼;을 포함하며, 상기 기판은, 코어(core)층과, 상기 코어층의 하면에 형성된 전극단자 및 볼 랜드를 포함하는 회로패턴과, 상기 전극단자 및 볼 랜드 부분을 제외한 나머지 회로패턴 부분을 포함하는 코어층의 하면과 상기 코어층의 상면을 덮도록 형성된 에폭시(epoxy)로 구성된 것을 특징으로 한다.
여기서, 상기 기판은 회로패턴이 형성된 코어층 면 및 그 타측면에 에폭시를 도포한 후, 상기 에폭시를 경화시켜 구성된 것을 특징으로 한다.
또한, 상기 반도체칩은 그의 부착시 인가된 열에 의해 상기 에폭시가 멜팅(melting)되어 상기 기판 상에 부착된 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
먼저, 본 발명의 기술적 원리를 설명하면, 본 발명은 페이스 다운 타입의 FBGA 패키지를 구성함에 있어서 에폭시가 도포된 기판을 이용한다. 즉, 본 발명은 종래의 솔더 레지스트 대신에 에폭시를 도포한 기판을 이용한다.
이 경우, 본 발명은 솔더 레지스트 상에 에폭시를 추가 도포해주는 것이 아니라 상기 솔더 레지스트의 도포없이 에폭시만을 도포하는 것이므로, 전체 어셈블리 공정에서의 공정 추가는 없다.
또한, 본 발명의 경우는 에폭시를 기판 전체에, 즉, 회로패턴을 구비한 코어층의 전체에 도포하기는 것이므로 로트(lot)가 차이가 심하지 않으며, 특히, 에폭시 두께의 변화도 적고, 아울러, 에폭시 미충진에 의한 신뢰성 악화도 초래되지 않는다.
자세하게, 도 4는 본 발명에 따른 FBGA 패키지를 도시한 단면도로서, 이를 설명하면 다음과 같다. 여기서, 도 1과 동일한 부분은 동일한 도면부호로 나타낸다.
도 4에 도시된 바와 같이, 본 발명의 FBGA 패키지는 캐버티(4)를 갖는 기판(10) 상에 반도체칩(11)이 페이스 다운(face-down) 타입으로 부착되고, 상기 반 도체칩(11)의 본딩패드(12)와 기판 회로패턴(2)의 전극단자가 캐버티(4)를 관통하는 금속와이어(6)에 의해 전기적으로 연결되며, 상기 반도체칩(11)을 포함한 기판(10)의 상부면과 상기 금속와이어(6)를 포함한 기판(10)의 캐버티(4)가 봉지제(7)로 밀봉되고, 그리고, 상기 기판(10)의 하면에 구비된 회로패턴(2)의 볼 랜드에 솔더 볼(8)이 부착된 구조를 갖는다.
여기서, 본 발명에 따른 FBGA 패키지에서의 기판(10)은, 코어층(1)의 하면에 전극단자 및 볼 랜드를 갖는 회로패턴(2)이 형성되고, 상기 전극단자 및 볼 랜드를 제외한 나머지 회로패턴 부분을 포함한 코어층(1)의 하면과 상기 코어층(1)의 상면에 에폭시(22)가 형성되어 구성된다. 이때, 상기 에폭시(22)의 형성은 회로패턴(2)이 형성된 코어층(1)의 하면 및 상기 코어층의 상면 모두에 에폭시를 도포한 후, 이를 경화시키는 것에 의해 이루어진다.
한편, 본 발명에 따른 FBGA 패키지에서의 기판(10) 상에의 반도체칩(11) 부착은 상기 반도체칩(11) 부착시 인가되는 열에 의해 상기 에폭시가 멜팅(melting)되어 이루어진다.
이와 같은 본 발명의 FBGA 패키지에 따르면, 별도의 접착제를 사용함이 없이 에폭시를 이용해 반도체칩의 부착이 이루어지므로 종래의 어셈블리 공정과 비교해서 하나의 공정을 생략할 수 있다.
또한, 종래에는 스퀴즈를 상하로 움직이면서 에폭시를 도포하므로 에폭시의 뭉침 현상 및 이로 인한 결함이 유발되지만, 본 발명의 경우는 처음부터 코어층의 하면 및 상면 전체에 고르게 에폭시가 도포되기 때문에 상기한 뭉침 현상이 일어나 지 않을 뿐만 아니라 에폭시의 두께 변화도 적고, 에폭시의 미충진에 의한 신뢰성 약화의 문제도 야기되지 않는다.
특별히, 종래에는 코어층 상에 솔더 레지스트를 도포한 후, 그 위에 에폭시를 추가 도포하는 방식이므로 공정 추가가 있지만, 본 발명은 상기 솔더 레지스트의 도포없이 에폭시만을 도포하는 것이므로, 결과적으로, 공정 추가 또한 없는 것으로 이해될 수 있다.
결국, 본 발명의 FBGA 패키지는 종래의 솔더 레지스트 대신에 에폭시를 도포함으로써 공정 측면에서의 잇점과 더불어 구조 측면에서의 잇점을 가지므로, 향상된 신뢰성을 갖게 된다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 기판 코어층의 하면 및 상면 전체에 에폭시를 도포하고, 이를 이용하여 반도체칩 부착 공정을 진행함으로써, 접착제의 추가 도포를 생략할 수 있어서 공정 단순화를 이룰 수 있고, 또한, 에폭시의 균일한 도포가 가능토록 함으로써 FBGA 패키지의 신뢰성을 향상시킬 수 있다.

Claims (3)

  1. 캐버티(cavity) 및 회로패턴을 갖는 기판;
    상기 기판 상에 페이스 다운(face-down) 타입으로 부착되며, 본딩패드를 갖는 반도체칩;
    상기 기판의 캐버티를 관통하여 상기 반도체칩의 본딩패드와 상기 기판의 회로패턴을 전기적으로 연결시키도록 형성된 금속와이어;
    상기 반도체칩을 포함한 기판의 상부면과 상기 금속와이어를 포함한 기판의 캐버티를 밀봉하도록 형성된 봉지제; 및
    상기 기판 하면의 회로패턴에 부착된 솔더 볼;을 포함하며,
    상기 기판은, 코어(core)층과, 상기 코어층의 하면에 형성된 전극단자 및 볼 랜드를 포함하는 회로패턴과, 상기 전극단자 및 볼 랜드 부분을 제외한 나머지 회로패턴 부분을 포함하는 코어층의 하면과 상기 코어층의 상면을 덮도록 형성된 에폭시(epoxy)로 구성된 것을 특징으로 하는 FBGA 패키지.
  2. 제 1 항에 있어서, 상기 기판은 회로패턴이 형성된 코어층 면 및 그 타측면에 에폭시를 도포한 후, 상기 에폭시를 경화시켜 구성된 것을 특징으로 하는 FBGA 패키지.
  3. 제 1 항에 있어서, 상기 반도체칩은 그의 부착시 인가된 열에 의해 상기 에 폭시가 멜팅(melting)되어 상기 기판 상에 부착된 것을 특징으로 하는 FBGA 패키지.
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Citations (2)

* Cited by examiner, † Cited by third party
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JP2006073825A (ja) * 2004-09-02 2006-03-16 Toshiba Corp 半導体装置及びその実装方法

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