KR100780655B1 - Method for manufacturing bulb type recess in semiconductor device - Google Patents
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Abstract
Description
도 1a 내지 도 1d는 종래기술에 따른 벌브형 리세스의 형성 방법을 간략히 도시한 도면.1a to 1d briefly illustrate a method of forming a bulb type recess according to the prior art;
도 1e는 도 1d의 A-A'선에 따른 단면도.1E is a cross-sectional view taken along the line AA ′ of FIG. 1D.
도 2a는 종래기술에 따른 첨점의 원인이 되는 활성영역과 필드산화막 경계의 EFH를 나타낸 사진.Figure 2a is a photograph showing the EFH of the active region and the field oxide film boundary causing the cusp according to the prior art.
도 2b는 폴리실리콘하드마스크를 사용한 경우의 넥패턴프로파일과 첨점을 도시한 SEM 사진.Figure 2b is a SEM photograph showing the neck pattern profile and the peak when the polysilicon hard mask is used.
도 2c는 폴리실리콘하드마스크를 사용한 경우의 벌브형 리세스 형성후 폴리실리콘잔막 및 상부모서리 어택을 나타낸 SEM 사진.Figure 2c is a SEM photograph showing the polysilicon residual film and the upper corner attack after the bulb-type recess formed in the case of using a polysilicon hard mask.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 벌브형 리세스의 형성 방법을 도시한 공정 단면도.3A to 3E are cross-sectional views illustrating a method of forming a bulb type recess according to an exemplary embodiment of the present invention.
도 4는 폴리실리콘하드마스크를 사용한 경우의 유효필드산화막높이와 비정질카본하드마스크를 사용한 경우의 유효필드산화막높이를 비교한 SEM 사진.4 is a SEM photograph comparing the effective field oxide film height when the polysilicon hard mask is used and the effective field oxide film height when the amorphous carbon hard mask is used.
도 5는 넥패턴 형성후 비정질카본하드마스크가 남아있는 상태를 도시한 SEM 사진.5 is a SEM photograph showing a state in which an amorphous carbon hard mask remains after the neck pattern is formed.
도 6은 벌브패턴 식각후의 결과를 나타낸 SEM 사진.Figure 6 is a SEM photograph showing the result after the bulb pattern etching.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
21 : 반도체기판 22 : 필드산화막21
23 : 산화막하드마스크 24 : 비정질카본하드마스크23 oxide film
25 : BARC 26 : 리세스마스크25: BARC 26: Recess Mask
27A : 넥패턴 27B : 벌브패턴27A: Neck Pattern 27B: Bulb Pattern
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 벌브형 리세스(Bulb type recess)의 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly to a method of forming a bulb type recess.
벌브형 리세스(Bulb type recess)를 채널로 이용하는 트랜지스터는 채널길이 증가 및 이온주입도핑농도 감소가 가능하여 DRAM의 리프레시 특성 향상의 장점이 있다. Transistors that use a bulb type recess as a channel can increase the channel length and reduce the ion implantation doping concentration, thereby improving the refresh characteristics of the DRAM.
도 1a 내지 도 1d는 종래기술에 따른 벌브형 리세스의 형성 방법을 간략히 도시한 도면이다.1A to 1D briefly illustrate a method of forming a bulb type recess according to the related art.
도 1a에 도시된 바와 같이, 반도체기판(11)에 STI(Shallow Trench Isolation) 공정을 이용하여 필드산화막(13)을 형성한다. 이때, 반도체기판(11) 상에는 STI 공정을 이용한 필드산화막(13) 형성시 사용된 패드산화막(12)이 잔류하고 있다.As shown in FIG. 1A, the
이어서, 패드산화막(12) 상에 폴리실리콘하드마스크(14), BARC(Bottom Anti Reflective Coating, 15)를 차례로 적층한 후 리세스마스크(16)를 형성한다. 이때, 리세스마스크(16)는 ArF용 감광막을 이용하여 형성한다.Subsequently, a polysilicon
도 1b에 도시된 바와 같이, 리세스마스크(16)를 식각장벽으로 이용하여 BARC(15)를 식각하고, 계속해서 폴리실리콘하드마스크(14)를 식각한다. 폴리실리콘하드마스크 식각이 완료되는 시점에서 BARC(15)와 리세스마스크(16)는 잔류하지 않는다.As shown in FIG. 1B, the BARC 15 is etched using the
도 1c에 도시된 바와 같이, 폴리실리콘하드마스크(14)를 이용하여 패드산화막(12)을 식각하고, 패드산화막(12) 식각후 노출된 반도체기판(11)을 식각하여 넥패턴(Neck pattern, 17A)을 형성한다. 이때, 넥패턴(17A) 형성시에 폴리실리콘하드마스크(14)가 얇은 두께로 잔류하거나 잔류하지 않는다.As illustrated in FIG. 1C, the
도 1d에 도시된 바와 같이, 넥패턴의 측벽에 스페이서산화막(18)을 형성한 후 넥패턴(17A) 아래의 반도체기판(11)을 등방성식각하여 벌브패턴(Bulb pattern, 17B)을 형성한다. As shown in FIG. 1D, the
도 1e는 도 1d의 A-A'선에 따른 단면도이다.FIG. 1E is a cross-sectional view taken along line AA ′ of FIG. 1D.
위와 같은 일련의 공정에 의해 벌브패턴(17B)과 넥패턴(17A)으로 이루어진 벌브형 리세스(17)가 형성된다.The bulb type recess 17 formed of the bulb pattern 17B and the
그러나, 종래기술은 벌브형 리세스(17)의 상부모서리에서 어택이 발생한다. 즉, 넥패턴(17A) 형성을 위한 식각공정시 산화막과 실리콘의 선택비가 확보되지 않아 폴리실리콘하드마스크(14)가 손실되는 지역이 발생하여 패드산화막(12)이 식각되어 넥패턴(17A)의 상부모서리에서 어택(Top attack, 도 1c 참조)이 발생하고, 더불어 필드산화막(13)에 인접하는 부분에서 생성되는 첨점(Horn)(도 1e 참조)의 높이가 매우 높아지는 문제가 발생한다. 결국, 종래기술은 벌브형 리세스의 넥패턴에서 보잉프로파일이 발생하고 폴리실리콘잔막이 발생하게 된다.However, in the prior art, an attack occurs in the upper corner of the bulb-shaped recess 17. That is, in the etching process for forming the
도 2a는 종래기술에 따른 첨점의 원인이 되는 활성영역과 필드산화막 경계의 EFH를 나타낸 사진이다.Figure 2a is a photograph showing the EFH of the active region and the field oxide film boundary causing the cusp according to the prior art.
도 2b는 폴리실리콘하드마스크를 사용한 경우의 넥패턴프로파일과 첨점을 도시한 SEM 사진으로서, 넥패턴에 보잉(Bowing) 프로파일이 발생되고, 첨점의 높이가 매우 높음을 알 수 있다.Figure 2b is a SEM photograph showing the neck pattern profile and the peak when the polysilicon hard mask is used, it can be seen that the bowing profile is generated in the neck pattern, the height of the peak is very high.
도 2c는 폴리실리콘하드마스크를 사용한 경우의 벌브형 리세스 형성후 폴리실리콘잔막 및 상부모서리 어택을 나타낸 SEM 사진으로서, 폴리실리콘잔막(이는 첨점에 의해 초래됨)이 잔류하면서 벌브형 리세스의 상부모서리쪽에 어택이 발생함을 알 수 있다.FIG. 2C is a SEM photograph showing the polysilicon residue film and the upper edge attack after the bulb-type recess formation when the polysilicon hard mask is used. The upper portion of the bulb-type recess is left with the polysilicon residue film (which is caused by the cusp) remaining It can be seen that an attack occurs on the edge side.
첨점은 DRAM 동작시 전계집중을 초래하여 소자의 전기적특성(문턱전압 변동 증대, 리프레시 감소 등)을 열화시키기 때문에 DRAM 동작에 치명적인 영향을 미친다.The additive has a fatal effect on DRAM operation because it causes electric field concentration during DRAM operation and degrades the electrical characteristics of the device (such as an increase in threshold voltage and a decrease in refresh).
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 넥패턴과 벌브패턴으로 이루어지는 벌브형 리세스 형성시 상부모서리에서의 어택 및 첨점의 높이가 높아지는 것을 방지할 수 있는 반도체소자의 벌브형 리세스 형성 방법을 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above problems of the prior art, the bulb of the semiconductor device that can prevent the height of the attack and the peak in the upper corner when forming the bulb-type recess consisting of the neck pattern and the bulb pattern Its purpose is to provide a method of forming a recess.
상기 목적을 달성하기 위한 본 발명의 벌브형 리세스의 형성 방법은 필드산화막이 형성된 반도체기판 상부에 산화막하드마스크와 카본이 함유된하드마스크를 형성하는 단계; 리세스마스크를 이용하여 상기 카본이 함유된 하드마스크를 식각하는 단계; 상기 카본이 함유된 하드마스크를 이용하여 상기 산화막하드마스크와 상기 반도체기판을 순차적으로 식각하여 넥패턴을 형성하는 단계; 상기 카본이 함유된 하드마스크를 스트립하는 단계; 상기 넥패턴의 측벽에 보호막을 형성하는 단계; 및 상기 보호막 및 산화막 하드마스크를 이용하여 상기 넥패턴의 저면을 식각하여 벌브패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.The method of forming a bulb type recess of the present invention for achieving the above object comprises the steps of forming a hard mask containing an oxide film hard mask and carbon on the semiconductor substrate on which the field oxide film is formed; Etching the carbon-containing hard mask using a recess mask; Forming a neck pattern by sequentially etching the oxide film hard mask and the semiconductor substrate using the carbon-containing hard mask; Stripping the carbon-containing hard mask; Forming a protective film on sidewalls of the neck pattern; And forming a bulb pattern by etching the bottom surface of the neck pattern using the passivation layer and the oxide layer hard mask.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .
도 3a 내지 도 3e는 본 발명의 실시예에 따른 벌브형 리세스의 형성 방법을 도시한 공정 단면도이다.3A to 3E are cross-sectional views illustrating a method of forming a bulb type recess according to an exemplary embodiment of the present invention.
도 3a에 도시된 바와 같이, 반도체기판(21)에 STI(Shallow Trench Isolation) 공정을 이용하여 필드산화막(22)을 형성한다. 이때, 반도체기판(21) 상에는 STI 공정을 이용한 필드산화막(22) 형성시 사용된 패드산화막이 잔류하지 않도록 한다.As shown in FIG. 3A, the
이어서, 반도체기판(21) 상에 산화막하드마스크(23)를 형성한다. 이때, 산화막하드마스크(23)는 RG 산화막(RG Oxide)이라고도 일컫는다. 그리고, 산화막하드마스크(23)는 CVD 방법을 이용하여 증착한 실리콘산화막(SiO2)일 수 있다.Subsequently, an oxide film
이어서, 산화막하드마스크(23) 상에 카본이 함유된 하드마스크(24), BARC(Bottom Anti Reflective Coating, 25)를 차례로 적층한 후 리세스마스크(26)를 형성한다. 이때, 리세스마스크(26)는 ArF용 감광막을 이용하여 형성하며, BARC(25)는 리세스마스크(26) 형성을 위한 포토리소그래피 공정시 난반사를 방지하기 위한 것으로 SiON으로 형성한다.Subsequently, a
상기한 바와 같이 본 발명은 패드산화막 식각시 사용될 하드마스크로서 폴리실리콘하드마스크 대신에 카본이 함유된 하드마스크(24)를 사용한다. 이때, 카본이 함유된 하드마스크(24)는 비정질카본(Amorphous Carbon)으로 형성하며, 그 두께는 1000∼5000Å 두께로 형성한다. 비정질카본은 폴리실리콘막보다 후속 넥패턴 형성을 위한 식각시 선택비가 충분히 확보되는 물질이며, 통상적인 산소플라즈마의 감광막스트립을 통해 쉽게 제거되는 물질이다.As described above, the present invention uses a
이하, 카본이 함유된 하드마스크(24)를 '비정질카본하드마스크(24)'라 한다.Hereinafter, the
도 3b에 도시된 바와 같이, 리세스마스크(26)를 식각장벽으로 이용하여 BARC(25)를 식각하고, 계속해서 비정질카본하드마스크(24)를 식각한다. 이때, 비정질카본하드마스크(24) 식각이 완료되는 시점에서 BARC(25)와 리세스마스크(26)는 잔류하지 않는다. 예컨대, 비정질카본하드마스크(24)의 식각은 산소플라즈마를 사용하며, 산소플라즈마에 의해 감광막으로 형성된 리세스마스크(26)도 식각이 된다.As shown in FIG. 3B, the BARC 25 is etched using the
도 3c에 도시된 바와 같이, 남아있는 비정질카본하드마스크(24)를 이용하여 산화막하드마스크(23)를 식각한다.As shown in FIG. 3C, the oxide
이때, 산화막하드마스크(23) 식각시에 비정질카본하드마스크(24)는 산화막하드마스크(22)의 식각이 완료될 때까지 손실되지 않고 잔류한다. At this time, in etching the oxide film
이후, 산화막하드마스크(23) 식각후 노출된 반도체기판(21)을 식각하여 넥패턴(Neck pattern, 27A)을 형성한다. 이때, 비정질카본하드마스크(24)는 반도체기판(21)의 식각에 대해 선택비가 매우 크기 때문에 식각되지 않고 잔류하게 된다. 참고로, 종래에는 넥패턴이 완료되기 전에 폴리실리콘하드마스크가 모두 소모되어 패드산화막이 노출됨에 따라 패드산화막이 식각되는 문제가 발생하였다. 하지만, 본 발명은 실리콘에 대해 선택비가 높은 비정질카본하드마스크(24)를 사용하므로써 넥패턴 형성후에 비정질카본하드마스크(24)가 여전히 잔류하게 된다.Thereafter, the exposed
따라서, 비정질카본하드마스크(24)가 잔류하므로, 넥패턴(27A)이 완료되는 시점에서도 산화막하드마스크(22)는 식각으로부터 보호를 받는다.Therefore, since the amorphous carbon
이처럼 산화막하드마스크(23)가 식각되지 않으므로 넥패턴(27A)의 상부모서리에서 어택이 발생하지 않고, 더불어 필드산화막(22)과 인접하는 부분에서 첨점이 발생하지 않는다. 즉, 종래에는 넥패턴에 보잉프로파일이 발생하였으나, 본 발명은 넥패턴(27A)의 프로파일이 수직(Vertical)으로 형성된다.As such, since the oxide film
상기 넥패턴(27A) 형성시에 식각가스는 Cl2 또는 HBr 가스를 단독으로 사용하거나, Cl2와 HBr의 혼합가스를 사용한다.When the
도 3d에 도시된 바와 같이, 남아있는 비정질카본하드마스크(24)를 스트립한다. As shown in FIG. 3D, the remaining amorphous carbon
이어서, 전면에 스페이서산화막(28)을 형성한 후, 넥패턴(27A) 저면의 반도체기판(21)을 등방성식각하여 벌브패턴(Bulb pattern, 27B)을 형성한다. 이때, 벌브패턴 형성전에 전면식각(Etch back)을 먼저 진행하여 넥패턴(27A)의 측벽에만 스페이서산화막(28)을 잔류시킨다. Subsequently, after forming the
이후, 잔류시킨 스페이서산화막(28)과 산화막하드마스크(23)를 식각장벽으로 하여 벌브패턴(27B) 형성을 위한 식각을 진행한다. 이때, 벌브패턴(27B) 형성시 스페이서산화막(28)은 넥패턴(27A)의 측벽이 어택받는 것을 방지하는 보호막 역할을 한다.Subsequently, etching is performed to form the bulb pattern 27B by using the remaining
일예로, 스페이서산화막(28)의 전면 식각은 CF4, O2, He, Ar 및 CHF3로 이루어진 그룹중에서 선택된 어느 하나를 가스를 단독으로 사용한다.For example, the front surface etching of the
그리고, 벌브패턴(27B) 형성을 위한 등방성식각시 식각가스는 Cl2/HBr/SF6/O2 혼합가스의 플라즈마를 사용하는데, SF6에 의해 등방성식각이 주를 이룬다. 그리고, 소스파워와 바이어스파워를 사용하는 플라즈마 장비를 사용하는 경우에는 소스파워만 인가하고 바이어스파워는 인가하지 않으므로써 등방성식각이 진행되도록 할 수 있다.In the isotropic etching process for forming the bulb pattern 27B, the etching gas uses plasma of Cl 2 / HBr / SF 6 / O 2 mixed gas, and isotropic etching is mainly performed by SF 6 . In the case of using plasma equipment using source power and bias power, isotropic etching may be performed by applying only source power and not applying bias power.
위와 같은 일련의 공정에 의해 벌브패턴(27B)과 넥패턴(27A)으로 이루어진 벌브형 리세스가 형성된다.The bulb-type recess made of the bulb pattern 27B and the
이후, 도 3e에 도시된 바와 같이, 산화막의 습식식각을 진행하여 스페이서산화막(28)과 산화막하드마스크(23)를 제거한다. 이때, 산화막의 습식식각은 불산(HF) 용액을 사용한다.Thereafter, as shown in FIG. 3E, the oxide film is wet-etched to remove the
후속 공정으로 게이트산화막(29)을 형성한 후, 폴리실리콘막(30) 및 게이트하드마스크질화막(31)을 형성한 후 게이트마스크 및 식각을 통해 벌브형 리세스 상에 게이트구조를 형성한다.After the
도 4는 폴리실리콘하드마스크를 사용한 경우의 유효필드산화막높이(Effective Field oxide Height)와 비정질카본하드마스크를 사용한 경우의 유효필드산화막높이를 비교한 SEM 사진으로서, 비정질카본하드마스크를 사용한 경우가 유효필드산화막높이가 더 높다. 이는 비정질카본하드마스크를 사용하므로써 산화막하드마스크를 식각손실을 방지하고 이로써 필드산화막의 손실을 방지하기 때문이다.FIG. 4 is an SEM image comparing the effective field oxide height when the polysilicon hard mask is used and the effective field oxide film height when the amorphous carbon hard mask is used, and an amorphous carbon hard mask is effective. The field oxide height is higher. This is because the etching of the oxide film hard mask is prevented by using an amorphous carbon hard mask, thereby preventing the loss of the field oxide film.
도 5는 넥패턴 형성후 비정질카본하드마스크가 남아있는 상태를 도시한 SEM 사진으로서, 넥패턴 형성이 완료되어도 비정질카본하드마스크가 잔류함을 알 수 있다.5 is a SEM photograph showing a state in which an amorphous carbon hard mask remains after the neck pattern is formed, and it can be seen that the amorphous carbon hard mask remains even when the neck pattern is formed.
도 6은 벌브패턴 식각후의 결과를 나타낸 SEM 사진으로서, 폴리실리콘하드마스크를 사용한 경우에는 넥패턴의 상부모서리쪽에 어택이 발생하고 있으나, 비정질카본하드마스크를 사용한 경우에는 넥패턴의 상부모서리쪽에 어택이 발생하지 않는다.6 is a SEM photograph showing the result after etching the bulb pattern. When a polysilicon hard mask is used, an attack occurs on the upper edge of the neck pattern. However, when an amorphous carbon hard mask is used, the attack is on the upper edge of the neck pattern. Does not occur.
상술한 바에 따르면, 본 발명은 비정질카본하드마스크를 사용하여 넥패턴을 형성하므로써 식각선택비가 확보되어 벌브형 리세스의 프로파일을 개선시킬 수 있다. 즉, 첨점을 개선하고, 수직프로파일의 넥패턴을 형성할 수 있다. 또한, 넥패턴 형성후 비정질카본하드마스크가 잔존하므로써 넥패턴의 탑라운드(Top round) 프로파일을 개선함과 동시에 산화막하드마스크의 마진을 확보할 수 있다.As described above, according to the present invention, by forming a neck pattern using an amorphous carbon hard mask, an etching selectivity can be secured, thereby improving the profile of the bulb-type recess. That is, it is possible to improve the point and to form the neck pattern of the vertical profile. In addition, since the amorphous carbon hard mask remains after the neck pattern is formed, it is possible to improve the top round profile of the neck pattern and to secure a margin of the oxide film hard mask.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
상술한 본 발명은 벌브형 리세스 형성시 넥패턴의 상부모서리의 어택 및 첨점의 형성을 방지하므로써 리프레시 특성을 향상시킴과 동시에 안정적인 전기적 특성을 확보하고 수율을 향상시킬 수 있는 효과가 있다.The present invention as described above has the effect of improving the refresh characteristics and at the same time ensuring stable electrical characteristics and preventing yields by preventing the formation of attack and peaks of the upper edge of the neck pattern when forming the bulb-type recess.
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KR1020060061422A KR100780655B1 (en) | 2006-06-30 | 2006-06-30 | Method for manufacturing bulb type recess in semiconductor device |
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KR19990038190A (en) * | 1997-11-04 | 1999-06-05 | 구본준 | Device isolation method of semiconductor device |
KR19990073644A (en) * | 1998-03-02 | 1999-10-05 | 김영환 | Manufacturing Method of Semiconductor Device |
KR20060023308A (en) * | 2004-09-09 | 2006-03-14 | 삼성전자주식회사 | Semiconductor device having local recess channel transistor and method of fabricating the same |
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2006
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Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR19990038190A (en) * | 1997-11-04 | 1999-06-05 | 구본준 | Device isolation method of semiconductor device |
KR19990073644A (en) * | 1998-03-02 | 1999-10-05 | 김영환 | Manufacturing Method of Semiconductor Device |
KR20060023308A (en) * | 2004-09-09 | 2006-03-14 | 삼성전자주식회사 | Semiconductor device having local recess channel transistor and method of fabricating the same |
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