KR100776155B1 - Cmos image sensor and method for manufacturing thereof - Google Patents

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Abstract

A CMOS image sensor and a manufacturing method thereof are provided to reduce a dark signal by suppressing a surface defect on a pixel area of a silicon substrate. A CMOS(Complementary Metal Oxide Semiconductor) image sensor includes a substrate(110), a gate electrode, a spacer, and an insulation film(120). A logic region and a pixel region are defined on the substrate by using a device isolation region. The gate electrode is formed on the logic and pixel regions, respectively. The spacers are formed at sidewalls of the gate electrode electrodes on the logic and pixel regions, respectively. The insulation film is formed on the pixel region, so that the pixel region is not exposed. A portion of the logic region is etched to remove a portion of the substrate.

Description

씨모스 이미지 센서 및 그 제조방법{CMOS Image Sensor and Method for Manufacturing thereof} CMOS Image Sensor and Method for Manufacturing

도 1은 종래기술에 의한 경우, Si 로스(loss) 및 표면 디펙트를 나타내는 사진이다.1 is a photograph showing Si loss and surface defects according to the prior art.

도 2 내지 도 4는 본 발명의 실시예에 따른 씨모스 이미지센서의 제조공정의 단면도이다.2 to 4 are cross-sectional views of a manufacturing process of the CMOS image sensor according to an embodiment of the present invention.

<도면의 주요 부분에 대한 설명>Description of the main parts of the drawing

110: 기판 120: 게이트 절연막110: substrate 120: gate insulating film

130: 게이트 140: 절연막130: gate 140: insulating film

150: 소자분리막 160: 제1 감광막 패턴150: device isolation layer 160: the first photosensitive film pattern

170: 로직영역의 스페이서 180: 제2 감광막 패턴170: spacer of the logic region 180: second photosensitive film pattern

190: 픽셀영역의 스페이서 190: spacer of pixel area

본 발명은 씨모스 이미지 센서 및 그 제조방법에 관한 것이다.The present invention relates to a CMOS image sensor and a method of manufacturing the same.

일반적으로, 이미지 센서(Image sensor)는 광학적 영상(optical image)을 전 기적 신호로 변환시키는 반도체 소자로써, 크게 전하결합소자(charge coupled device: CCD)와 씨모스(CMOS; Complementary Metal Oxide Silicon) 이미지 센서(Image Sensor)(CIS)로 구분된다.In general, an image sensor is a semiconductor device that converts an optical image into an electric signal. The image sensor is largely a charge coupled device (CCD) and a CMOS (Complementary Metal Oxide Silicon) image. It is divided into a sensor (Image Sensor) (CIS).

한편, CCD는 구동 방식이 복잡하고, 전력 소비가 클 뿐만 아니라, 다단계의 포토 공정이 요구되므로 제조 공정이 복잡한 단점을 갖고 있으므로, 최근에는 상기 전하 결합 소자의 단점을 극복하기 위한 차세대 이미지 센서로서 씨모스 이미지 센서가 주목을 받고 있다.On the other hand, the CCD has a complex driving method, a large power consumption, and requires a multi-stage photo process, so that the manufacturing process has a complex disadvantage. Recently, the CCD is used as a next-generation image sensor to overcome the disadvantage of the charge coupling device. Morse image sensor is attracting attention.

씨모스 이미지 센서는 단위 화소 내에 포토 다이오드와 모스 트랜지스터를 형성시킴으로써 스위칭 방식으로 각 단위 화소의 전기적 신호를 순차적으로 검출하여 영상을 구현한다.In the CMOS image sensor, a photo diode and a MOS transistor are formed in a unit pixel to sequentially detect an electrical signal of each unit pixel in a switching manner to implement an image.

종래기술에 의한 씨모스 이미지 센서제조공정에서, GC(Gate Conductor) 스페이서(Spacer) 형성공정이 진행이 되는 경우, 트래지스터의 스페이서(Spacer) 형성공정 시, 특히 로직영역에는 의도적으로 Si Loss를 발생시켜서 각종 스트레인 등을 유발하여 그에 따른 효과를 이용하고 있다.In the CMOS image sensor manufacturing process according to the prior art, when the GC (Gate Conductor) spacer formation process proceeds, Si Loss is intentionally generated in the logic region, especially in the logic region formation process. By causing various strains, etc., the effect is used.

그러나, 도 1과 같이, 특히 CIS 제품에서는 로직영역이 아닌 포토다이오드(Photo Diode) 표면 및 픽셀트랜지스터 영역(Pixel Transistor Area)에 Silicon Loss가 발생하게 되면, 디스로케이션(Dislocation) 및 디펙트(Defect)가 발생하여, 리키지(Leakage)의 큰 소스(Source)로 작용하여, 다크 시그널(Dark Signal)이 매우 높아지게 되는 문제가 있다.However, as shown in FIG. 1, in the case of CIS products, when silicon loss occurs on the photodiode surface and the pixel transistor region instead of the logic region, dislocation and defect are caused. Occurs and acts as a large source of leakage, resulting in a very high dark signal.

본 발명은 픽셀영역(Pixel Area)의 기판의 로스(loss)를 방지하여, Silicon 표면 디펙(Surface Defect) 발생을 억제함으로써 다크 시그널(Dark Signal)의 감소를 향상시킬 수 있는 씨모스 이미지센서 및 그 제조방법을 제공함에 그 목적이 있다.The present invention is a CMOS image sensor that can improve the reduction of the dark signal by preventing the loss of the substrate of the pixel area (Pixel Area), suppressing the occurrence of silicon surface defects (Dark Signal) The purpose is to provide a manufacturing method.

상기의 목적을 달성하기 위한 본 발명에 따른 씨모스 이미지 센서는 소자분리영역에 의해 로직영역과 픽셀영역이 구분된 기판; 상기 로직영역과 픽셀영역의 기판 위에 각각 형성된 게이트 전극; 상기 로직영역의 게이트 전극과 픽셀영역의 게이트 전극 측면에 각각 형성된 스페이서;를 포함하고, 상기 픽셀영역의 기판상에는 잔존절연막이 형성되고, 상기 로직영역의 기판은 과도 식각되어 기판의 로스(loss)가 있는 것을 특징으로 한다.CMOS image sensor according to the present invention for achieving the above object is a substrate divided into a logic region and a pixel region by the device isolation region; A gate electrode formed on each of the substrate in the logic region and the pixel region; A spacer formed on each side of the gate electrode of the logic region and the gate electrode of the pixel region, wherein a residual insulating film is formed on the substrate of the pixel region, and the substrate of the logic region is excessively etched so that the loss of the substrate is increased. It is characterized by being.

또한, 상기의 목적을 달성하기 위한 본 발명에 따른 씨모스 이미지 센서의 제조방법은 로직영역과 픽셀영역을 구분하는 소자분리영역을 기판에 형성하는 단계; 상기 로직영역과 픽셀영역의 기판 위에 각각 게이트 전극을 형성하는 단계; 상기 게이트 전극을 포함하는 기판 전면에 절연막을 형성하는 단계; 상기 로직영역만을 노출하도록 상기 픽셀영역의 절연막 상에 제1 감광막 패턴을 형성하는 단계; 상기 제1 감광막 패턴을 마스크로 하여 상기 로직영역의 절연막을 식각하여 로직영역의 게이트 전극의 측면에 로직영역의 스페이서를 형성하면서, 상기 로직영역의 기판을 과도 식각하는 단계; 상기 제1 감광막 패턴을 제거하고, 상기 픽셀영역의 절연막이 노출되도록 상기 로직영역의 스페이서가 형성된 로직영역의 기판상에 제2 감광막 패턴을 형성하는 단계; 및 상기 제2 감광막 패턴을 마스크로 하여 상기 픽셀영역의 절연막을 식각하여 픽셀영역의 게이트 전극의 측면에 픽셀영역의 스페이서를 형성하되, 상기 픽셀영역의 절연막이 남도록 식각하는 단계;를 포함하는 것을 특징으로 한다.In addition, the method for manufacturing a CMOS image sensor according to the present invention for achieving the above object comprises the steps of forming an isolation region on the substrate for separating the logic region and the pixel region; Forming a gate electrode on the substrate in the logic region and the pixel region, respectively; Forming an insulating film on an entire surface of the substrate including the gate electrode; Forming a first photoresist pattern on the insulating layer of the pixel region to expose only the logic region; Overetching the substrate of the logic region while etching the insulating layer of the logic region by using the first photoresist pattern as a mask to form a spacer of the logic region on the side of the gate electrode of the logic region; Removing the first photoresist pattern, and forming a second photoresist pattern on a substrate of a logic region in which a spacer of the logic region is formed to expose the insulating layer of the pixel region; And etching the insulating film of the pixel region by using the second photoresist pattern as a mask to form a spacer of the pixel region on the side of the gate electrode of the pixel region, and etching the insulating layer of the pixel region to remain. It is done.

또한, 상기의 목적을 달성하기 위한 본 발명에 따른 씨모스 이미지 센서의 제조방법은 로직영역과 픽셀영역을 구분하는 소자분리영역을 기판에 형성하는 단계; 상기 로직영역과 픽셀영역의 기판 위에 각각 게이트 전극을 형성하는 단계; 상기 게이트 전극을 포함하는 기판 전면에 절연막을 형성하는 단계; 상기 픽셀영역의 절연막이 노출되도록 상기 로직영역의 절연막 상에 제1 감광막 패턴을 형성하는 단계; 상기 제1 감광막 패턴을 마스크로 하여 상기 픽셀영역의 절연막을 식각하여 상기 픽셀영역의 게이트 전극의 측면에 픽셀영역의 스페이서를 형성하되, 상기 픽셀영역의 절연막이 남도록 식각하는 단계; 상기 제1 감광막 패턴을 제거하고, 상기 로직영역만을 노출하도록 상기 픽셀영역의 스페이서가 형성된 픽셀영역의 기판 전면 위에 제2 감광막 패턴을 형성하는 단계; 및 상기 제2 감광막 패턴을 마스크로 하여 상기 로직영역의 절연막을 식각하여 상기 로직영역의 게이트 전극의 측면에 로직영역의 스페이서를 형성하면서, 상기 로직영역의 기판을 과도 식각하는 단계;를 포함하는 것을 특징으로 한다.In addition, the method for manufacturing a CMOS image sensor according to the present invention for achieving the above object comprises the steps of forming an isolation region on the substrate for separating the logic region and the pixel region; Forming a gate electrode on the substrate in the logic region and the pixel region, respectively; Forming an insulating film on an entire surface of the substrate including the gate electrode; Forming a first photoresist pattern on the insulation layer of the logic region to expose the insulation layer of the pixel region; Etching the insulating film of the pixel region by using the first photoresist pattern as a mask to form a spacer of the pixel region on a side of the gate electrode of the pixel region, wherein the insulating film of the pixel region remains; Removing the first photoresist pattern and forming a second photoresist pattern on an entire surface of a substrate of a pixel region in which spacers of the pixel region are formed to expose only the logic region; And etching the insulating layer of the logic region using the second photoresist pattern as a mask to form an spacer of the logic region on the side of the gate electrode of the logic region, while overetching the substrate of the logic region. It features.

본 발명에 의하면, 픽셀영영의 Si 기판의 Loss가 없도록 픽셀영역의 Si 기판 위에 잔존산화막(Remain Oxide)을 약 50Å이상 남기어, 픽셀영역(Pixel Area)의 Silicon 표면 디펙(Surface Defect) 발생을 억제하여 다크 시그널(Dark Signal)의 감소를 향상시킬 수 있는 장점이 있다.According to the present invention, the residual oxide film is left on the Si substrate of the pixel region for about 50 GPa or more so that there is no loss of the Si substrate of the pixel region, thereby suppressing the occurrence of silicon surface defects in the pixel region. There is an advantage to improve the reduction of the dark signal (dark signal).

이하, 본 발명에 따른 씨모스 이미지센서 및 그 제조방법의 실시예를 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, an embodiment of a CMOS image sensor and a method of manufacturing the same according to the present invention will be described in detail with reference to the accompanying drawings.

도 4는 본 발명의 실시예에 따른 씨모스 이미지센서의 단면도이다.4 is a cross-sectional view of the CMOS image sensor according to an embodiment of the present invention.

본 발명의 실시예에 따른 씨모스 이미지센서는 기판; 게이트 전극; 스페이서;를 포함하고, 상기 픽셀영역의 기판상에는 잔존절연막이 형성되고, 상기 로직영역의 기판은 과도 식각되어 기판의 로스(loss)가 있는 것을 특징으로 한다.CMOS image sensor according to an embodiment of the present invention is a substrate; A gate electrode; And a spacer, wherein a residual insulating film is formed on the substrate of the pixel region, and the substrate of the logic region is excessively etched so that there is a loss of the substrate.

도 4와 같이, 상기 기판(110)은 소자분리영역(150)에 의해 로직영역과 픽셀영역이 구분된다. 상기 소자분리영역은 LOCOS 또는 STI공정에 의해 진행될 수 있다.As shown in FIG. 4, the substrate 110 is divided into a logic region and a pixel region by the device isolation region 150. The device isolation region may be performed by a LOCOS or STI process.

다음으로, 상기 로직영역과 픽셀영역의 기판(110) 위에 각각 게이트 전극이 형성된다. 상기 게이트 전극은 게이트 절연막(120)과 게이트(130)로 구성된다.Next, gate electrodes are formed on the substrate 110 in the logic region and the pixel region, respectively. The gate electrode includes a gate insulating layer 120 and a gate 130.

다음으로, 상기 로직영역의 게이트 전극과 픽셀영역의 게이트 전극 측면에 각각 스페이서(170, 190)가 형성된다.Next, spacers 170 and 190 are formed on side surfaces of the gate electrode of the logic region and the gate electrode of the pixel region, respectively.

다음으로, 상기 픽셀영역의 기판(110)상에는 잔존절연막(B)이 형성되고, 상기 로직영역의 기판(110)은 과도 식각되어 기판의 로스(loss)(A)가 있는 것을 특징으로 한다.Next, a residual insulating film B is formed on the substrate 110 of the pixel region, and the substrate 110 of the logic region is excessively etched to have a loss A of the substrate.

상기 픽셀영역의 잔존절연막(B)은 약 50Å~ 약 100Å 두께인 것을 특징으로 한다. 즉, 상기 잔존절연막(B)에 의해 픽셀영역의 기판(110)이 로스가 발생하는 것을 방지할 수 있다. 예를 들어, 본 발명의 실시예에서는 약 50Å의 잔존절연막(A) 을 남김으로써 픽셀영영의 기판(110)의 로스를 막음으로써 픽셀영역(Pixel Area)의 Silicon 표면 디펙(Surface Defect) 발생을 억제하여 다크 시그널(Dark Signal)의 감소를 향상시킬 수 있었다. 만약, 잔존절연막이 50Å 미만의 경우에는 픽셀영역에 스페이서를 형성하기 위한 식각 등의 경우에 픽셀영역에 발생하는 플라즈마 대미지(damage) 등을 효과적으로 저지하지 못하여 픽셀영역의 기판의 로스 또는 대미지를 유발할 수 있다.The remaining insulating film B in the pixel region is about 50 mW to about 100 mW thick. That is, it is possible to prevent loss of the substrate 110 in the pixel region due to the residual insulating film B. For example, in the exemplary embodiment of the present invention, the surface of the substrate 110 of the pixel region is prevented by leaving a residual insulating film A of about 50 GPa to suppress the occurrence of silicon surface defects in the pixel area. It was possible to improve the reduction of the dark signal (Dark Signal). If the residual insulating film is less than 50 GPa, the plasma damage that occurs in the pixel region may not be effectively prevented in the case of etching for forming a spacer in the pixel region, thereby causing loss or damage of the substrate of the pixel region. have.

반면에, 상기 로직영역의 기판(110)은 약 80Å~약 120Å 식각되어 로스(loss)되는 것을 특징으로 한다. 로직영역의 기판(110)이 의도적으로 Si로스가 발생하여 각종 스트레인(strain) 등을 유발하여 이에 따른 특유의 효과를 누릴 수 있다.On the other hand, the substrate 110 of the logic region is characterized in that the loss (loss) by etching about 80 ~ 120 ~. Si substrate may be intentionally generated in the logic region, causing various strains and the like, thereby enjoying a unique effect.

즉, 본 발명의 실시예에 따른 씨모스 이미지센서에 의하면, 픽셀영역의 Si 기판의 Loss 없도록 픽셀영역의 Si 기판 위에 잔존산화막(Remain Oxide)을 약 50Å이상 남기어, 픽셀영역(Pixel Area)의 Silicon 표면 디펙트(Surface Defect) 발생을 억제하여 다크 시그널(Dark Signal)의 감소를 향상시킬 수 있는 효과가 있다.That is, according to the CMOS image sensor according to the embodiment of the present invention, the remaining oxide film (Remain Oxide) is left on the Si substrate of the pixel region about 50 Å or more so that the loss of the Si substrate of the pixel region, the silicon of the pixel area (Pixel Area) By suppressing the surface defect (Surface Defect) occurs, there is an effect that can improve the reduction of the dark signal (Dark Signal).

다음으로, 도 2 내지 도 4를 참조하여 본 발명의 실시예에 따른 씨모스 이미지센서의 제조공정을 설명한다.Next, a manufacturing process of the CMOS image sensor according to an embodiment of the present invention will be described with reference to FIGS. 2 to 4.

(제1 제조공정 실시예)(First Manufacturing Process Example)

본 발명의 제1 실시예에 따른 씨모스 이미지센서의 제조방법은 다음과 같다.The manufacturing method of the CMOS image sensor according to the first embodiment of the present invention is as follows.

본 발명의 제1 실시예는 우선적으로 로직영역의 기판상에 스페이서를 형성하여 공정이 진행되는 방법이다.In the first embodiment of the present invention, a process is performed by first forming a spacer on a substrate of a logic region.

우선, 도 2와 같이, 로직영역과 픽셀영역을 구분하는 소자분리영역(150)을 기판(110)에 형성한다. 상기 소자분리영역(150)은 LOCOS 또는 STI공정에 의해 진행될 수 있다.First, as shown in FIG. 2, a device isolation region 150 is formed on the substrate 110 to distinguish between a logic region and a pixel region. The device isolation region 150 may be performed by a LOCOS or STI process.

다음으로, 상기 로직영역과 픽셀영역의 기판(110) 위에 각각 게이트 전극을 형성한다. 상기 게이트 전극은 게이트 절연막(120)과 게이트(130)로 구성되며, 그 형성공정은 다음과 같다.Next, gate electrodes are formed on the substrate 110 in the logic region and the pixel region, respectively. The gate electrode is composed of a gate insulating film 120 and a gate 130, the forming process is as follows.

상기 소자분리영역(150) 형성된 기판(110) 전면에 열산화막을 형성하고, 상기 열산화막 상에 폴리실리콘층을 형성한다. 그 후 상기 폴리실리콘층 상에 게이트 전극용 감광막 패턴을 형성하고, 상기 게이트 전극용 감광막 패턴을 마스크로 하여 상기 폴리실리콘층 및 열산화막을 순차적으로 식각하여 게이트(130)와 게이트 절연막(120)을 형성한다.A thermal oxide film is formed on the entire surface of the substrate 110 on which the device isolation region 150 is formed, and a polysilicon layer is formed on the thermal oxide film. Thereafter, a gate electrode photoresist pattern is formed on the polysilicon layer, and the polysilicon layer and the thermal oxide film are sequentially etched using the gate electrode photoresist pattern as a mask to form the gate 130 and the gate insulating layer 120. Form.

다음으로, 상기 게이트 전극을 포함하는 기판 전면에 절연막(140)을 형성한다.Next, an insulating layer 140 is formed on the entire surface of the substrate including the gate electrode.

다음으로, 상기 로직영역만을 노출하도록 상기 픽셀영역의 절연막(140) 상에 제1 감광막 패턴(160)을 형성한다.Next, the first photoresist layer pattern 160 is formed on the insulation layer 140 of the pixel region to expose only the logic region.

다음으로, 도 3과 같이, 상기 제1 감광막 패턴(160)을 마스크로 하여 상기 로직영역의 절연막(140)을 식각하여 로직영역의 게이트 전극의 측면에 로직영역의 스페이서(170)를 형성하면서, 상기 로직영역의 기판을 과도 식각한다(A).Next, as shown in FIG. 3, the insulating layer 140 of the logic region is etched using the first photoresist pattern 160 as a mask to form a spacer 170 of the logic region on the side of the gate electrode of the logic region. The substrate of the logic region is excessively etched (A).

이때, 상기 로직영역의 기판(110)은 약 80Å~120Å 식각되어 로스(loss)되는 것을 특징으로 한다. 로직영역의 기판(110)이 의도적으로 Si로스가 발생하여 각종 스트레인(strain) 등을 유발하여 이에 따른 특유의 효과를 누릴 수 있다.At this time, the substrate 110 of the logic region is characterized in that the loss (loss) by etching about 80 ~ 120 ~. Si substrate may be intentionally generated in the logic region, causing various strains and the like, thereby enjoying a unique effect.

다음으로, 상기 제1 감광막(160)을 제거하고, 상기 픽셀영역의 절연막(140)이 노출되도록 상기 로직영역의 스페이서(170)가 형성된 로직영역의 기판(110)상에 제2 감광막 패턴(180)을 형성한다.Next, the first photoresist layer 160 is removed, and the second photoresist layer pattern 180 is disposed on the substrate 110 in the logic region in which the spacers 170 of the logic region are formed to expose the insulating layer 140 of the pixel region. ).

다음으로, 도 4와 같이, 상기 제2 감광막 패턴(180)을 마스크로 하여 상기 픽셀영역의 절연막(140)을 식각하여 픽셀영역의 게이트 전극의 측면에 픽셀영역의 스페이서(190)를 형성하되, 상기 픽셀영역의 절연막이 남도록 식각한다.Next, as shown in FIG. 4, the insulating layer 140 of the pixel region is etched using the second photoresist pattern 180 as a mask to form a spacer 190 of the pixel region on the side of the gate electrode of the pixel region. Etching is performed such that an insulating film of the pixel region remains.

이때, 상기 픽셀영역의 잔존절연막(B)은 약 50Å~100Å 두께인 것을 특징으로 한다. 즉, 상기 잔존절연막(B)에 의해 픽셀영역의 기판(110)이 로스가 발생하는 것을 방지할 수 있다. 예를 들어, 본 발명의 실시예에서는 약 50Å의 잔존절연막(A)을 남김으로써 픽셀영영의 기판(110)의 로스를 막음으로써 픽셀영역(Pixel Area)의 Silicon 표면 디펙(Surface Defect) 발생을 억제하여 다크 시그널(Dark Signal)의 감소를 향상시킬 수 있었다. 만약, 잔존절연막이 50Å 미만의 경우에는 픽셀영역에 스페이서를 형성하기 위한 식각 등의 경우에 픽셀영역의 기판에 발생하는 플라즈마 대미지(damage) 등을 효과적으로 저지하지 못하여 픽셀영역의 기판의 로스 또는 대미지를 유발할 수 있다.At this time, the remaining insulating film (B) of the pixel region is characterized in that about 50 ~ 100 ~ thickness. That is, it is possible to prevent loss of the substrate 110 in the pixel region due to the residual insulating film B. For example, in the embodiment of the present invention, the remaining insulating film A of about 50 μs is left to prevent loss of silicon surface defects in the pixel area by preventing loss of the substrate 110 of the pixel region. It was possible to improve the reduction of the dark signal (Dark Signal). If the residual insulating film is less than 50 GPa, the plasma damage caused to the substrate of the pixel region may not be effectively prevented in the case of etching for forming a spacer in the pixel region, and thus the loss or damage of the substrate of the pixel region may be prevented. May cause

이후, 상기 제2 감광막 패턴(180)을 제거하고, 상기 기판(110) 상에 층간절연층을 형성하고, 배선공정 등을 진행할 수 있다.Thereafter, the second photoresist layer pattern 180 may be removed, an interlayer insulating layer may be formed on the substrate 110, and a wiring process may be performed.

본 발명의 실시예에 따른 씨모스 이미지센서의 제조방법에 의하면, 픽셀영역의 Si 기판의 Loss 없도록, 픽셀영역의 Si 기판위에 잔존산화막(Remain Oxide)을 약 50Å이상 남기어, 픽셀영역(Pixel Area)의 Silicon 표면 디펙트(Surface Defect) 발생을 억제하여 다크 시그널(Dark Signal)의 감소를 향상시킬 수 있는 효과가 있다.According to the method of manufacturing the CMOS image sensor according to the embodiment of the present invention, the remaining oxide film (Remain Oxide) is left on the Si substrate of the pixel region so as not to lose the Si substrate of the pixel region. It is possible to improve the reduction of dark signals by suppressing the occurrence of silicon surface defects.

(제2 제조공정 실시예)Second Production Process Example

본 발명의 제2 실시예에 따른 씨모스 이미지센서의 제조방법은 상기 제1 실시예와 달리 픽셀영역의 스페이서 형성공정을 우선 진행하는 것이다.According to the method of manufacturing the CMOS image sensor according to the second embodiment of the present invention, the spacer forming process of the pixel region is first performed unlike the first embodiment.

본 발명의 제2 실시예에 따른 씨모스 이미지센서의 제조방법은 다음과 같다.The manufacturing method of the CMOS image sensor according to the second embodiment of the present invention is as follows.

우선, 로직영역과 픽셀영역을 구분하는 소자분리영역(150)을 기판(110)에 형성한다. First, an isolation region 150 for separating a logic region and a pixel region is formed on the substrate 110.

다음으로, 상기 로직영역과 픽셀영역의 기판 위에 각각 게이트 전극을 형성한다. 그 후, 상기 게이트 전극을 포함하는 기판 전면에 절연막을 형성한다.Next, gate electrodes are formed on the substrates of the logic region and the pixel region, respectively. Thereafter, an insulating film is formed on the entire surface of the substrate including the gate electrode.

다음으로, 상기 픽셀영역의 절연막이 노출되도록 상기 로직영역의 절연막 상에 제3 감광막 패턴을 형성하고, 상기 제3 감광막 패턴을 마스크로 하여 상기 픽셀영역의 절연막을 식각하여 상기 픽셀영역의 게이트 전극의 측면에 픽셀영역의 스페이서를 형성하되, 상기 픽셀영역의 절연막이 남도록 식각한다.Next, a third photoresist film pattern is formed on the insulation film of the logic region so that the insulation film of the pixel region is exposed, and the insulation film of the pixel region is etched using the third photoresist pattern as a mask to form a gate electrode of the gate electrode of the pixel region. A spacer of the pixel region is formed on the side surface, and the etching is performed so that the insulating film of the pixel region remains.

이때, 상기 픽셀영역의 잔존절연막은 약 50Å~ 약 100Å 두께인 것을 특징으로 한다. 즉, 상기 잔존절연막에 의해 픽셀영역의 기판에 로스가 발생하는 것을 방지할 수 있다. At this time, the remaining insulating film of the pixel region is characterized in that the thickness of about 50 ~ 100 ~. That is, it is possible to prevent the loss of the substrate in the pixel region by the residual insulating film.

다음으로, 상기 제3 감광막 패턴을 제거하고, 상기 로직영역만을 노출하도록 상기 픽셀영역의 스페이서가 형성된 픽셀영역의 기판 전면 위에 제4 감광막 패턴을 형성하고, 상기 제4 감광막 패턴을 마스크로 하여 상기 로직영역의 절연막을 식각하여 상기 로직영역의 게이트 전극의 측면에 로직영역의 스페이서를 형성하면서, 상기 로직영역의 기판을 과도 식각한다.Next, the third photoresist pattern is removed, a fourth photoresist pattern is formed on the entire surface of the substrate of the pixel region where the spacer of the pixel region is formed so as to expose only the logic region, and the logic is performed using the fourth photoresist pattern as a mask. The substrate of the logic region is excessively etched while the insulating layer of the region is etched to form a spacer of the logic region on the side of the gate electrode of the logic region.

이때, 상기 로직영역의 기판(110)은 약 80Å~약 120Å 식각되어 로스(loss)되는 것을 특징으로 한다. 로직영역의 기판(110)이 의도적으로 Si로스가 발생하여 각종 스트레인(strain) 등을 유발하여 이에 따른 특유의 효과를 누릴 수 있다.At this time, the substrate 110 of the logic region is characterized in that the loss (loss) of about 80 Å ~ 120 Å etched. Si substrate may be intentionally generated in the logic region, causing various strains and the like, thereby enjoying a unique effect.

이후, 상기 제4 감광막 패턴을 제거하고, 상기 기판상에 층간절연층을 형성하고, 배선공정 등을 진행할 수 있다.Thereafter, the fourth photoresist pattern may be removed, an interlayer insulating layer may be formed on the substrate, and a wiring process may be performed.

본 발명의 실시예에 따른 씨모스 이미지센서의 제조방법에 의하면, 픽셀영역의 Si 기판의 Loss 없도록 픽셀영역의 Si 기판 위에 잔존산화막(Remain Oxide)을 약 50Å이상 남기어, 픽셀영역(Pixel Area)의 Silicon 표면 디펙트(Surface Defect) 발생을 억제하여 다크 시그널(Dark Signal)의 감소를 향상시킬 수 있는 효과가 있다.According to the method of manufacturing the CMOS image sensor according to an exemplary embodiment of the present invention, the residual oxide film is left on the Si substrate of the pixel region at about 50 GPa or more so as to prevent the loss of the Si substrate of the pixel region. By suppressing the occurrence of silicon surface defects, there is an effect of improving the reduction of dark signals.

이상에서 설명한 본 발명은 전술한 실시예 및 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경할 수 있다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and drawings, and it is common knowledge in the art that various substitutions, modifications, and changes can be made without departing from the technical spirit of the present invention. It will be apparent to those who have

이상에서 설명한 바와 같이 본 발명에 따른 씨모스 이미지 센서 및 그 제조방법에 의하면 픽셀영역의 Si 기판의 Loss 없도록 픽셀영역의 Si 기판 위에 잔존산 화막(Remain Oxide)을 약 50Å이상 남기어, 픽셀영역(Pixel Area)의 Silicon 표면 디펙트(Surface Defect) 발생을 억제하여 다크 시그널(Dark Signal)의 감소를 향상시킬 수 있는 효과가 있다.As described above, according to the CMOS image sensor and a method of manufacturing the same, the residual oxide film is left on the Si substrate of the pixel region by about 50 GPa or more so as to prevent the loss of the Si substrate of the pixel region. By suppressing the occurrence of silicon surface defects in the area, there is an effect of improving the reduction of the dark signal.

Claims (9)

소자분리영역에 의해 로직영역과 픽셀영역이 구분된 기판;A substrate in which a logic region and a pixel region are divided by an isolation region; 상기 로직영역과 픽셀영역의 기판 위에 각각 형성된 게이트 전극;A gate electrode formed on each of the substrate in the logic region and the pixel region; 상기 로직영역의 게이트 전극과 픽셀영역의 게이트 전극 측면에 각각 형성된 스페이서; 및Spacers formed on sides of the gate electrode of the logic region and the gate electrode of the pixel region; And 상기 픽셀영역의 기판을 노출하지 않도록 상기 픽셀영역의 기판상에 형성된 절연막;을 포함하고,And an insulating film formed on the substrate of the pixel region so as not to expose the substrate of the pixel region. 상기 로직영역의 기판은 일부 식각되어 기판의 일부가 제거된 영역을 포함하는 것을 특징으로 하는 씨모스 이미지 센서.And the substrate of the logic region is partially etched to include a region from which a portion of the substrate is removed. 제1 항에 있어서,According to claim 1, 상기 픽셀영역의 절연막은The insulating film of the pixel region 50Å~100Å 두께인 것을 특징으로 하는 씨모스 이미지 센서.CMOS image sensor, characterized in that the thickness 50 ~ 100Å. 제1 항에 있어서,According to claim 1, 상기 로직영역의 기판의 일부가 제거된 영역은The region where a portion of the substrate of the logic region is removed is 상기 로직영역의 기판이 80Å~120Å 식각되어 일부 제거되는 것을 특징으로 하는 씨모스 이미지 센서.The CMOS image sensor, characterized in that the substrate of the logic region is 80 ~ 120 ~ etched partially removed. 로직영역과 픽셀영역을 구분하는 소자분리영역을 기판에 형성하는 단계;Forming a device isolation region on the substrate that separates the logic region and the pixel region; 상기 로직영역과 픽셀영역의 기판 위에 각각 게이트 전극을 형성하는 단계;Forming a gate electrode on the substrate in the logic region and the pixel region, respectively; 상기 게이트 전극을 포함하는 기판 전면에 절연막을 형성하는 단계;Forming an insulating film on an entire surface of the substrate including the gate electrode; 상기 로직영역만을 노출하도록 상기 픽셀영역의 절연막 상에 제1 감광막 패턴을 형성하는 단계;Forming a first photoresist pattern on the insulating layer of the pixel region to expose only the logic region; 상기 제1 감광막 패턴을 마스크로 하여 상기 로직영역의 절연막을 식각하여 로직영역의 게이트 전극의 측면에 로직영역의 스페이서를 형성하면서, 상기 로직영역의 기판을 일부 식각하여 기판의 일부가 제거된 영역을 형성하는 단계;The insulating layer of the logic region is etched using the first photoresist pattern as a mask to form a spacer of the logic region on the side of the gate electrode of the logic region, and the substrate of the logic region is partially etched to remove the region of the substrate. Forming; 상기 제1 감광막 패턴을 제거하고, 상기 픽셀영역의 절연막이 노출되도록 상기 로직영역의 스페이서가 형성된 로직영역의 기판상에 제2 감광막 패턴을 형성하는 단계; 및Removing the first photoresist pattern, and forming a second photoresist pattern on a substrate of a logic region in which a spacer of the logic region is formed to expose the insulating layer of the pixel region; And 상기 제2 감광막 패턴을 마스크로 하여 상기 픽셀영역의 절연막을 일부 식각하여 픽셀영역의 게이트 전극의 측면에 픽셀영역의 스페이서를 형성하되, 상기 픽셀영역의 절연막이 상기 픽셀영역의 기판을 노출하지 않도록 픽셀영역의 절연막을 식각하는 단계;를 포함하는 것을 특징으로 하는 씨모스 이미지 센서의 제조방법.A part of the insulating layer of the pixel region is etched using the second photoresist pattern as a mask to form a spacer of the pixel region on the side of the gate electrode of the pixel region, so that the insulating layer of the pixel region does not expose the substrate of the pixel region Etching the insulating film of the region; the manufacturing method of the CMOS image sensor comprising a. 제4 항에 있어서,The method of claim 4, wherein 상기 픽셀영역의 기판을 노출하지 않도록 픽셀영역의 절연막을 식각하는 단계는 Etching the insulating film of the pixel region so as not to expose the substrate of the pixel region 상기 픽셀영역의 절연막이 50Å~100Å 두께로 남도록 식각하는 것을 특징으로 하는 씨모스 이미지 센서의 제조방법.And etching the insulating film of the pixel region so that the thickness of the insulating film remains in the range of 50 μs to 100 μs. 제4 항에 있어서,The method of claim 4, wherein 상기 로직영역의 기판을 일부 식각하여 기판의 일부가 제거된 영역을 형성하는 단계는Partially etching the substrate of the logic region to form a region from which a portion of the substrate is removed; 상기 로직영역의 기판이 80Å~120Å 식각되어 일부 제거된 것을 특징으로 하는 씨모스 이미지 센서의 제조방법.The substrate of the logic region 80 ~ 120 ~ etched, characterized in that partially removed by the CMOS image sensor. 로직영역과 픽셀영역을 구분하는 소자분리영역을 기판에 형성하는 단계;Forming a device isolation region on the substrate that separates the logic region and the pixel region; 상기 로직영역과 픽셀영역의 기판 위에 각각 게이트 전극을 형성하는 단계;Forming a gate electrode on the substrate in the logic region and the pixel region, respectively; 상기 게이트 전극을 포함하는 기판 전면에 절연막을 형성하는 단계;Forming an insulating film on an entire surface of the substrate including the gate electrode; 상기 픽셀영역의 절연막이 노출되도록 상기 로직영역의 절연막 상에 제1 감광막 패턴을 형성하는 단계; Forming a first photoresist pattern on the insulation layer of the logic region to expose the insulation layer of the pixel region; 상기 제1 감광막 패턴을 마스크로 하여 상기 픽셀영역의 절연막을 식각하여 상기 픽셀영역의 게이트 전극의 측면에 픽셀영역의 스페이서를 형성하되, 상기 픽셀영역의 기판을 노출하지 않도록 픽셀영역의 절연막을 식각하는 단계By etching the insulating film of the pixel region using the first photoresist pattern as a mask to form a spacer of the pixel region on the side of the gate electrode of the pixel region, the etching of the insulating film of the pixel region so as not to expose the substrate of the pixel region step 상기 제1 감광막 패턴을 제거하고, 상기 로직영역만을 노출하도록 상기 픽셀영역의 스페이서가 형성된 픽셀영역의 기판 전면 위에 제2 감광막 패턴을 형성하는 단계; 및Removing the first photoresist pattern and forming a second photoresist pattern on an entire surface of a substrate of a pixel region in which spacers of the pixel region are formed to expose only the logic region; And 상기 제2 감광막 패턴을 마스크로 하여 상기 로직영역의 절연막을 식각하여 상기 로직영역의 게이트 전극의 측면에 로직영역의 스페이서를 형성하면서, 상기 로직영역의 기판을 일부 식각하여 기판의 일부가 제거된 영역을 형성하는 단계;를 포함하는 것을 특징으로 하는 씨모스 이미지 센서의 제조방법.A region in which a portion of the substrate is removed by partially etching the substrate of the logic region while forming a spacer of the logic region on the side of the gate electrode of the logic region by etching the insulating layer of the logic region using the second photoresist pattern as a mask. Forming a; manufacturing method of the CMOS image sensor comprising a. 제7 항에 있어서,The method of claim 7, wherein 상기 픽셀영역의 기판을 노출하지 않도록 픽셀영역의 절연막을 식각하는 단계는 Etching the insulating film of the pixel region so as not to expose the substrate of the pixel region 상기 픽셀영역의 절연막이 50Å~100Å 두께로 남도록 식각하는 것을 특징으로 하는 씨모스 이미지 센서의 제조방법.And etching the insulating film of the pixel region so that the thickness of the insulating film remains in the range of 50 μs to 100 μs. 제7 항에 있어서,The method of claim 7, wherein 상기 로직영역의 기판을 일부 식각하여 기판의 일부가 제거된 영역을 형성하는 단계는Partially etching the substrate of the logic region to form a region from which a portion of the substrate is removed; 상기 로직영역의 기판이 80Å~120Å 식각되어 일부 제거된 것을 특징으로 하는 씨모스 이미지 센서의 제조방법.The substrate of the logic region 80 ~ 120 ~ etched, characterized in that partially removed by the CMOS image sensor.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150134786A (en) * 2014-05-23 2015-12-02 엘지디스플레이 주식회사 Thin film transistor array substrate and method for fabricating the same
CN107910341A (en) * 2017-11-09 2018-04-13 上海华力微电子有限公司 A kind of method of improvement CIS device white pixel stains

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050029874A (en) * 2003-09-24 2005-03-29 동부아남반도체 주식회사 Method for manufacturing cmos image sensor
KR20050107699A (en) * 2004-05-10 2005-11-15 매그나칩 반도체 유한회사 Method for manufacturing cmos image sensor using salicide process
KR20060003202A (en) * 2004-07-05 2006-01-10 동부아남반도체 주식회사 Method of fabricating a cmos image sensor
KR20060077136A (en) * 2004-12-30 2006-07-05 매그나칩 반도체 유한회사 Method for fabrication of image sensor capable of increasing characteristic of low illumination

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050029874A (en) * 2003-09-24 2005-03-29 동부아남반도체 주식회사 Method for manufacturing cmos image sensor
KR20050107699A (en) * 2004-05-10 2005-11-15 매그나칩 반도체 유한회사 Method for manufacturing cmos image sensor using salicide process
KR20060003202A (en) * 2004-07-05 2006-01-10 동부아남반도체 주식회사 Method of fabricating a cmos image sensor
KR20060077136A (en) * 2004-12-30 2006-07-05 매그나칩 반도체 유한회사 Method for fabrication of image sensor capable of increasing characteristic of low illumination

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150134786A (en) * 2014-05-23 2015-12-02 엘지디스플레이 주식회사 Thin film transistor array substrate and method for fabricating the same
KR102188065B1 (en) 2014-05-23 2020-12-07 엘지디스플레이 주식회사 Thin film transistor array substrate and method for fabricating the same
CN107910341A (en) * 2017-11-09 2018-04-13 上海华力微电子有限公司 A kind of method of improvement CIS device white pixel stains

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