KR100769830B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 반도체 소자의 제조 방법은 반도체 기판 위에 박막을 형성하는 단계, 박막 위에 감광막을 형성하는 단계, 박막의 제1 부분을 노출하는 제1 개구부를 갖도록 감광막을 패터닝하는 단계, 패터닝된 감광막 및 박막의 제1 부분에 유기 가스를 공급하여 유기막을 형성하는 단계, 유기막을 블랭킷 식각하여 제1 개구부 측면에 유기 스페이서를 형성하는 단계, 유기 스페이서에 의하여 형성된 제2 개구부를 통하여 노출된 박막의 제2 부분을 식각하는 단계, 그리고 패터닝된 감광막, 유기 스페이서를 제거하는 단계를 포함한다. 이에 의해 미세 패턴을 갖는 박막을 용이하게 형성할 수 있어 반도체 소자 성능을 향상할 수 있다.
박막, 반사 방지막, 제1 개구부, 제2 개구부, 유기 가스, 유기 스페이서

Description

반도체 소자의 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
도1 내지 도6은 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 순차적으로 도시한 단면도이다.
본 발명은 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자는 반도체 기판 위에 원하는 박막 패턴을 순차적으로 형성하기 위한 박막의 형성과 형성된 박막의 패터닝의 반복 수행을 통해 제조된다. 이러한 패터닝은 주로 사진 식각 공정을 통해 이루어진다.
사진 식각 공정은 박막 위에 감광막을 코팅하고 노광 및 현상 과정을 거쳐 박막의 소정 부분을 노출시키는 감광막 패턴을 형성하고 이 감광막 패턴을 이용하여 노출된 박막을 식각하는 단계를 거친다.
고성능을 위한 고집적 반도체 소자를 제조하기 위해서는 반도체 기판 위에 박막 패턴을 사진 식각 공정을 통해 더욱 미세하게 형성하여야 한다. 이를 위해서는 감광막 패턴을 더욱 미세하게 형성하는 것이 선행되어야 한다.
그러나 감광막의 코팅 두께의 감소 한계 및 노광을 위한 노광기의 분해능의 성능 한계 등의 제한으로 인해 감광막 패턴을 일정 정도 이하로 미세하게 형성하는 것이 어려운 문제점이 있다. 이는 곧 박막 패턴을 미세화 공정의 어려움으로 이어져 반도체 소자의 성능 향상이 어려운 문제점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 사진 식각 공정에서의 감광막 패턴의 미세화 공정 한계를 극복함으로써 박막 패턴을 더욱 미세하게 형성할 수 있는 반도체 소자의 제조 방법을 제공하는데 있다.
이러한 기술적 과제를 이루기 위한 본 발명의 실시예에 따른 반도체 소자의 제조 방법은 반도체 기판 위에 박막을 형성하는 단계, 상기 박막 위에 감광막을 형성하는 단계, 상기 박막의 제1 부분을 노출하는 제1 개구부를 갖도록 상기 감광막을 패터닝하는 단계, 패터닝된 상기 감광막 및 상기 박막의 제1 부분에 유기 가스를 공급하여 유기막을 형성하는 단계, 상기 유기막을 블랭킷 식각하여 상기 제1 개구부 측면에 유기 스페이서를 형성하는 단계, 상기 유기 스페이서에 의하여 형성된 제2 개구부를 통하여 노출된 상기 박막의 제2 부분을 식각하는 단계, 그리고 패터닝된 상기 감광막, 상기 유기 스페이서를 제거하는 단계를 포함한다.
상기 박막을 형성하는 단계와 상기 감광막을 형성하는 단계 사이에, 상기 박막 위에 반사 방지막을 형성하는 단계를 더 포함할 수 있다.
상기 감광막을 패터닝하는 단계와 상기 유기막을 형성하는 단계 사이에, 패터닝된 상기 감광막을 마스크로 하여 상기 반사 방지막을 패터닝하는 단계를 더 포 함할 수 있다.
상기 유기 스페이서의 폭은 50nm 내지 100nm일 수 있다.
상기 제2 부분의 폭은 150nm 내지 345nm일 수 있다.
이하에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 위에 있다고 할 때, 이는 다른 부분 바로 위에 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 바로 위에 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
그러면 첨부된 도1 내지 도6을 참조하여 본 발명의 실시예에 따른 반도체 소자의 제조 방법에 대해서 상세히 설명한다. 도1 내지 도6은 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 순차적으로 도시한 단면도이다.
먼저 도1에서 보는 바와 같이 반도체 기판(100) 위에 증착 등의 방법을 통해 미세 패턴의 형성이 요구되는 박막(110)을 형성한다. 박막(110)은 유기막 또는 무기막일 수도 있으며, 본 실시예에서는 금속막을 사용하였다.
그런 다음 박막(110) 위에 증착 등의 방법을 이용하여 반사 방지막(120)을 형성한다.
반사 방지막(120)은 박막(110)을 금속막으로 형성하기 때문에 감광막(130)의 노광 과정에서 감광막(130)에 입사되어 감광막(130)을 통과한 빛이 박막(110)에 의해 반사되는 것을 방지하여 감광막(130)의 패터닝 정밀도를 향상시킨다.
그런 다음 반사 방지막(120) 위에 스핀 코팅 또는 슬릿 코팅 등의 방법을 이용하여 감광막(130)을 코팅한 후 노광 및 현상 공정을 거쳐 감광막(130)을 패터닝한다.
패터닝이 완료된 감광막(130)은 반사 방지막(120)의 일부분을 노출시키는 제1 개구부(131)를 갖는다. 제1 개구부(131)의 폭 d1은 최소 350nm 정도이다.
그런 다음 도2에서 보는 바와 같이 패터닝된 감광막(130)을 식각용 마스크로 하여 제1 개구부(131)에 의해 노출된 반사 방지막(120)을 RIE(reactive ion etching)법에 의한 건식 식각을 통해 제거하여 그 아래 위치하는 박막(110)의 제1 부분(112)을 노출시킨다. 여기서 제1 부분(112)의 폭은 제1 개구부(131)의 폭 d1과 동일하다.
그런 다음 도3에서 보는 바와 같이 유기 물질이 함유된 유기 가스(142)를 공급하여 패터닝된 감광막(130) 및 박막(110)의 제1 부분(112)에 유기막(140)을 형성한다. 유기 물질이 함유된 유기 가스(142)를 이용하여 증착을 통해 유기막(140)을 형성하면, 얇으면서도 균일한 폭 d2를 갖는 유기막(140)을 형성할 수 있다.
그런 다음 도4에서 보는 바와 같이 RIE(reactive ion etching)법에 의한 건식 식각을 통해 제1 개구부(131)의 측벽에 형성된 유기막(140)을 제외한 나머지 유 기막(140)을 제거하여 유기 스페이서(145)를 형성한다. 유기 스페이서(145)는 50nm 내지 100nm인 폭 d2를 갖는다.
따라서 폭 d2를 갖는 유기 스페이서(145)의 형성에 의해 폭 d1인 제1 개구부(131)는 d1보다 작은 폭 d3를 갖는 제2 개구부(132)가 된다. 제2 개구부(132)에 의해 박막(110)은 제1 부분(112)보다 작은 면적을 갖는 제2 부분(114)만이 노출되며 제2 부분(114)의 폭은 제2 개구부(132)의 폭 d3와 동일하다.
그런 다음 도5에서 보는 바와 같이 제2 개구부(132)를 통해 노출된 박막(110)의 제2 부분(114)을 RIE(reactive ion etching)법에 의한 건식 식각을 통해 제거하여 박막(110)을 패터닝한다.
그런 다음 도6에서 보는 바와 같이 패터닝된 감광막(130), 유기 스페이서(145) 및 반사 방지막(120)을 제거하면 미세 패턴을 갖는 박막(110)이 완성된다.
도6에서 보는 바와 같이 본 실시예에 따른 반도체 소자의 제조 방법에 의하면 유기 가스(142)를 이용하여 패터닝된 감광막(130)의 측벽에 폭 d2를 갖는 유기 스페이서(145)를 형성시킬 수 있다. 따라서 제2 개구부(132)의 의해 노출되는 박막(110)의 제2 부분(114)의 폭이 d1에서 d3로 감소하게 된다. 여기서 폭 d3는 최소폭이 350nm인 d1에서 유기 스페이서(145)의 폭 d2의 두 배를 제외하면 215nm 내지 345nm를 가질 수 있다.
그러므로 제2 개구부(132)를 이용하여 식각을 행하면 더욱 미세한 패턴을 갖는 박막(110)이 제조되어 성능이 향상된 반도체 소자를 얻을 수 있다.
이와 같이, 본 발명의 실시예에 따른 반도체 소자의 제조 방법에 따르면 유기 가스를 이용하여 패터닝된 감광막의 측벽에 유기 스페이서를 형성함으로써 박막 패턴을 더욱 미세화 할 수 있어 반도체 소자의 성능을 더욱 향상시킬 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (5)

  1. 반도체 기판 위에 박막을 형성하는 단계,
    상기 박막 위에 감광막을 형성하는 단계,
    상기 박막의 제1 부분을 노출하는 제1 개구부를 갖도록 상기 감광막을 패터닝하는 단계,
    패터닝된 상기 감광막 및 상기 박막의 제1 부분에 유기 가스를 공급하여 유기막을 형성하는 단계,
    상기 유기막을 블랭킷 식각하여 상기 제1 개구부 내측면을 따라 상기 박막의 제1 부분 상에 유기 스페이서를 형성하는 단계,
    상기 유기 스페이서에 의하여 형성된 제2 개구부를 통하여 노출된 상기 박막의 제2 부분을 식각하는 단계, 그리고
    패터닝된 상기 감광막, 상기 유기 스페이서를 제거하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에서,
    상기 박막을 형성하는 단계와 상기 감광막을 형성하는 단계 사이에,
    상기 박막 위에 반사 방지막을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  3. 제2항에서,
    상기 감광막을 패터닝하는 단계와 상기 유기막을 형성하는 단계 사이에,
    패터닝된 상기 감광막을 마스크로 하여 상기 반사 방지막을 패터닝하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  4. 제1항에서,
    상기 유기 스페이서의 폭은 50nm 내지 100nm인 반도체 소자의 제조 방법.
  5. 제1항에서,
    상기 제2 부분의 폭은 150nm 내지 345nm인 반도체 소자의 제조 방법.
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