KR100767397B1 - 제어되는 서스테인 전극을 갖는 평-패널 디스플레이 - Google Patents

Abstract

플라즈마 평-패널 디스플레이는 가스가 채워진 봉합물로 구성된다. 상기 봉합물은 내부 표면에 형성되는 다수 개의 평행 서스테인 전극쌍과 상기 서스테인 전극들 사이의 상기 내부 표면에 형성된 상기 서스테인 전극의 각 쌍과 함께 적어도 하나의 제어 전극을 갖는 상부 유리 기판을 포함한다. 또한, 봉합물은 서스테인 전극 및 제어 전극들을 덮는 유전체 박막과 상기 상부 유리 기판으로부터 분리된 하부 유리 기판을 포함한다. 상기 하부 유리 기판은 교차하는 다수 개의 장벽층들과 미세 홈들을 포함한다. 어드레스 전극은 각 미세 홈을 가지며 인광 물질은 각 어드레스 전극의 소정 영역 위에 형성된다.

Description

제어되는 서스테인 전극을 갖는 평-패널 디스플레이{FLAT―PANEL DISPLAY WITH CONTROLLED SUSTAINING ELECTRODES}

도 1은 본 발명에 따른 플라즈마 디스플레이 패널을 보여주는 투시도

도 2는 도 1의 2-2 선상에 따른 플라즈마 디스플레이 패널을 보여주는 단면도

도 3은 도 1에 도시된 플라즈마 디스플레이 패널의 구동을 보여주는 도면

도 4는 도 1에 도시된 플라즈마 디스플레이 패널의 구동을 보여주는 도면

도 5는 도 1에 도시된 플라즈마 디스플레이 패널의 실시예를 보여주는 단면도

도 6은 도 1에 도시된 플라즈마 디스플레이 패널의 다른 실시예를 보여주는 단면도

도 7은 도 1에 도시된 플라즈마 디스플레이 패널의 또 다른 실시예를 보여주는 단면도

도 8은 도 6에 도시된 플라즈마 디스플레이 패널의 다른 실시예를 보여주는 단면도

도 9는 도 8에 도시된 플라즈마 디스플레이 패널의 다른 실시예를 보여주는 단면도

본 발명은 일반적으로 평-패널 디스플레이(display)에 관한 것으로, 특히 풀-칼라의 구조를 개선하고, 고해상도 및 고효율의 동작이 가능한 평-패널 디스플레이에 관한 것이다.

평-패널 디스플레이는 전계 발광 소자들, AC 플라즈마 패널들, DC 플라즈마 패널들, 전계 방출 디스플레이들 및 그들과 유사한 형태의 평판 스크린처럼 크게 직교하는 디스플레이 픽셀들의 배열로 이루어진 전자적 디스플레이이다.

AC 플라즈마 디스플레이 패널, 또는 피디피(PDP)의 기본적인 구조는 각 판의 내부 표면 위에 전도체 패턴의 전극을 가지는 두개의 유리 판으로 구성된다. 상기 기판들은 가스로 채워진 갭(gap)에 의해 분리된다. 상기 전극들은 통상적인 박막이나 후막 기술을 이용하여 각각에 오른쪽 각도로 배치된 각 판 위에 상기 전극들을 가진 x-y 매트릭스 형태로 구성된다. AC 피디피의 서스테인 전극들 중 적어도 한 세트는 유리 유전체 박막으로 덮혀 있다. 상기 유리 판들은 스페이서(spacer)들에 의해 고정된 판 사이의 공간에 끼인 형태로 모여 있다. 상기 판들의 가장 자리는 봉합되어 있고, 상기 판들 사이에 캐비티(cavity)는 진공상태이거나, 네온과 크세논의 혼합물로 채워지거나 종래에 잘 알려진 타입의 유사한 가스 혼합물로 채워진다.

AC 피디피가 작동하는 동안, 충분한 구동 전압 펄스가 상기 판들 사이에 함 유된 가스를 이온화하기 위해 전극들에 인가된다. 가스가 이온화될 때, 유전체는 작은 커패시터들처럼 전하를 축적하고, 가스를 통해 전압을 감소시키고, 방전을 소멸시킨다. 상기 용량성 전압들은 축적된 전하들에 의해 기인하고, 통상적으로 월(wall) 전하라 불린다. 역전압이 인가되면, 구동 전압과 월 전하 전압들의 합은 다시 가스를 충분히 여기시키고, 방전 펄스를 공급한다. 그렇게 반복적으로 공급되는 일련의 구동 전압들은 서스테인(sustain) 전압이라 불리고, 또는 서스테이너(sustainer)라 불린다. 서스테이너 파형을 가지고 축적된 전하를 가졌던 픽셀(pixel)들은 매 서스테이너 주기에 방전하고 빛의 펄스를 방출할 것이다. 적당한 파형이 전극의 x-y 매트릭스에 인가됨에 따라, 작은 빛을 방출하는 픽셀들은 눈에 보이는 화면으로 구성된다.

일반적으로, 빨강, 녹색, 파랑색의 인광 물질층은 판들 중 하나의 내부 표면 위에 교대로 배치된다. 상기 이온화된 가스들은 인광 물질이 각 픽셀로부터 색을 띤 빛을 방출하도록 한다. 장벽층(barrier ribs)들은 일반적으로 전극들 사이에 인접하는 색(cross-color)과 인접하는 픽셀(cross-pixel)의 간섭을 방지하기 위해 판들 사이에 배치된다. 장벽층들은 또한 원하는 픽셀의 피치(pitch)를 얻기 위해 장벽의 높이와 폭과 패턴 공간을 이용함으로써 유리 판 사이에 균일한 방전 공간을 제공한다.

AC 피디피의 상세한 구조와 작동은 제목이 "평 패널 디스플레이"인 U.S.특허 5,723,945 ; 1998년 1월 30 일에 출원되고, 제목이 "마이크로홈을 가지는 디스플레이 패널과 구동 방법"인 U.S.특허 출원 시리얼 번호 09/016,585 ; 1999년 1월 30 일에 출원되고 제목이 "평-패널 디스플레이"인 U.S.특허 출원 시리얼 번호09/259,940 등의 공개되어 있고, 상기 특허들이 참조물로 제시되어 있다.

본 발명은 각 서스테인 전극쌍 사이에 배치된 한 쌍의 제어 전극들을 갖는 개선된 플라즈마 평-패널 디스플레이에 관한 것이다.

디스플레이 기판들 사이에 전하량을 제공하는 서스테인 전극쌍을 가지는 플라즈마 평-패널 디스플레이가 알려져 있다. 상기 전하는 복수 개의 어드레스 전극들에 인가된 전압들에 의해 조절된다. 상기 전하량은 인가된 전압을 상기 서스테인 전극들에 인가하기 위해 존재한다. 가스나 기하학적인 변수가 방전을 지속하는데 필요한 전압을 증가시키기 위해 조정될 때, 일반적으로 패널의 효율은 훨씬 높다. 그러나, 이것은 경제적인 면과 신뢰도 면에서 낮은 전압을 가지는 요구와 상반된다. 그러므로, 적은 전력과 낮은 전압 조절 평균을 가지고 초기 조건과 방전을 지속하는 조절을 허용하는 적당한 소자를 개발하는 것이 바람직하다.

본 발명은 적어도 한 쌍의 평행 서스테인 전극들이 형성된 제 1 투명 기판을 가진 플라즈마 평-패널 디스플레이를 고안한 것이다. 적어도 하나의 제어 전극은 서스테인 전극들에 평행하도록 제 1 기판 위에 배치된다. 또한, 패널은 서스테인 전극 및 제어 전극을 덮도록 코팅된 전하 축적 표면을 포함한다. 전하 축적 표면은 전자 방출 물질 박막으로 덮혀 있다. 전자 방출 물질 박막은 2차 방출 전자들을 발생시키기 용이하도록 전자 방출 특성을 달리하는 물질로부터 임의의 형태로 부가적 으로 형성된다. 어떤 물질에 있어서 감마라는 물질로써 2차 방출 전자를 발생의 용이함을 언급한다. 패널은 제 1 기판에 밀봉된 제 2 기판을 포함하고, 제 2 기판은 제 1 기판에 인접한 어떤 평면에 형성된 다수 개의 가스로 채워진 미세 보이드(voids)들을 가진다. 상기 미세 보이드들은 일반적으로 서스테인 전극 및 제어 전극에 수직하고, 다수 개의 서브-픽셀들을 정의하도록 제 1 기판에 부착된다. 다수 개의 어드레스 전극들은 제 2 기판 내에 존재하고, 상기 각 어드레스 전극은 서브-픽셀들의 하나에 대응한다.

인광 물질은 각 미세 보이드 내에 배치되고 어드레스 전극과 연합한다. 바람직한 실시예에서, 제 1 및 제 2 기판은 유리로 형성된다. 부가적으로, 본 발명은 서스테인 전극들 사이에 배치된 한 쌍의 제어 전극들을 가지는 것으로 실시되어 질 수 있다.

또한, 플라즈마 평-패널은 다수 개의 쌍을 가지는 서스테인 전극을 포함하고, 각 서스테인 전극 쌍은 서스테인 전극 쌍과 연합된 적어도 하나의 제어 전극을 가지고 있다. 제 2 기판 내의 상기 미세 보이드들은 서스테인 전극 및 제어 전극들과 평행한 열들과, 서브-픽셀들의 하나의 행에 대응하고 제 2 기판 내에 존재하는 복수 개의 어드레스 전극이며 상기 서스테인 전극 및 제어 전극에 수직한 행들로 형성된 다수 개의 서브-픽셀들을 정의하기 위해 제 1 기판과 부착된다.

또한, 본 발명은 제어 전극과 연합된 서스테인 전극 사이에 전자 전하를 주입하기 위해 충분한 양의 제어 전극에 제 1 전압을 인가하는 것을 포함하는 상기 설명된 플라즈마 평-패널 디스플레이의 구동 방법을 숙고한 것이다. 그 때, 제 2 전압은 전극들 사이에서 방전을 일으키기 위해 서스테인 전극들에 인가된다. 상기 서스테인 전극들 사이에 방전은 어드레스 전극에 제 3 전압을 인가함으로써 조절된다.

본 발명의 다양한 목적과 이점들은 첨부한 도면을 참조한 다음 실시예들의 상세한 설명을 통해 명백해 질 것이다.

도면를 참조하여 바람직한 실시 예로서 AC 피디피를 이용하여 개선된 플라즈마 디스플레이 패널(PDP : 10)의 구조를 도 1 및 도 2 에 설명하였다. 유사한 참조 번호는 유사하거나 해당하는 부분을 지시한다. 또한, 다음의 설명에서, 위, 아래, 앞쪽, 뒤쪽과 같은 용어가 이해되어 질것이고, 위치와 방향의 유사한 부분은 도면을 참조하여 사용될 것이고, 설명의 편의를 위한 것이다.

일반적으로, 피디피(10)는 상부 유리 기판(12)을 포함하여 가스로 채워지고 밀봉된 봉인물과, 공간을 가진 하부 유리 기판(14)으로 구성된다. 상부 유리 기판(12)은 하부 유리 기판(14)위에 위치한다. 유리 기판(12, 14)은 일반적으로 둘 다 빛을 투과하고 균일한 두께를 가진다. 비록 보여지는 측면에서, 보통 상부 유리 기판(12)이 가시광이 투과되어야 한다. 예를 들어, 유리 기판(12, 14)은 약 1/8 에서 1/4 인치 두께이다.

상부 유리 기판(12)은 주 성분으로서 SiO₂, Al₂O₃, MgO₂, CaO와, 부 성분으로서 Na₂O, K₂O, PbO, B₂O₃와 그와 유사한 것을 포함한다. 상부 유리 기판(12)의 하부 표면(16)위에 다수 개의 평행한 전극 세트가 위치한다. 두번째 세트(20)가 도 2 에 만 도시된 반면, 전극 세트중 하나(18)는 도 1 및 도 2 에 도시되어 있다. 전극들의 각 세트는 디스플레이의 외부 쌍이나, 서스테이너, 대략 일반적으로 800 마이크론의 공간을 가지는 전극(22)들을 포함한다. 제어 전극(24)들은 서스테인 전극(22)들의 각 쌍 사이에 위치하며, 일반적으로 100∼400 마이크론 범위내의 공간을 가진다. 도 2 에 도시된 바와 같이, 제어 전극(24) 쌍은 서스테인 전극(22) 쌍 사이의 중심에 위치한다. 서스테인 전극(22)쌍과 제어 전극(24)쌍은 통상적인 공정에 의해 형성된다. 바람직한 실시 예에서, 서스테인 전극(22)쌍과 제어 전극(24)쌍은 Au, Cr과 Au, Cu와 Au, Cu와 Cr, ITO와 Au, Ag, 또는 Cr 등과 같은 증착된(evaporated) 금속로부터 형성된 박막 전극들이다.

종래 기술에서 잘 알려진 형태의 유전체 박막과 같은 균일한 전하 저장 박막(26)은 종래의 디스플레이 공정에서 잘 알려진 다양한 평면 기술에 의해 서스테인 전극(22)쌍과 제어 전극(24)쌍을 덮는다. 전하 저장 전극 박막(26)은 납유리 (lead glass)물질과 같은 가장 적합한 어떠한 물질이어도 된다. 바람직한 실시 예로서, 전하 저장 방막(26)은 얇은 전자 방출층(27)에 의해 덮혀 있다. 전자 방출층(27)은 다이아 몬드 오버코팅(overcoating), MgO 등과 같은 가장 적합한 어떤 물질로부터 형성 가능하다. 아래에 설명된 바와 같이, 전자 방출층(27)은 균일하거나 패턴화되어 있다.

도 1 에 도시된 바와 같이, 하부 유리 기판(14)은 상부 및 하부 유리 기판(12, 14) 사이에 위치한 중간 유리층(30)을 지지한다. 중간 유리층(30)은 서스테인 전극(22)쌍과 제어 전극(24)쌍에 일반적으로 수직한 다수 개의 평행한 미소홈(32)들을 가지고 있다. 미소홈(32)들은 도 1 에서 위쪽 방향으로 뻗은 장벽층(34)에 의해 분리된다. 각 장벽층(34)의 상부 끝은 상부 기판(12)의 하부 표면(16)위에 위치한 전자 방출층(27)을 연결한다. 대안으로서, 미세 홈(32)과 장벽층(34)은 도시되진 않았지만 하부 기판(14)의 상부 표면으로 바로 식각될 수 있다. 공정이 사용되었던 간에, 미세 홈(32)과 장벽층(34)은 적당히 응집된 에이전트(agent)들에 도핑된 유리-세라믹 혼합물과 같은 선택적으로 결정화된 식각 가능한 유리 물질로 형성된다.

어드레스 전극(36)들은 각 미세 홈(32)들을 에워싸는 측벽들과 바닥면을 따라 위치한다. 어드레스 전극(36)들은 파이어링(firing)의 균일도를 증가시키고, 미세 홈(32)의 전면을 따라 최적으로 인광 물질 코팅을 제공하기 위해 에워싼 측벽들과 바닥면을 따라 위치한다. 어드레스 전극(36)들은 Cr과 Au, 또는 Cu와 Au, 또는 인듐 틴 옥사이드(ITO)와 Au, 또는 Cu와 Cr, 또는 Ag 또는 Cr을 미세 홈 표면 내에 박막을 선택적으로 금속화하여 위치한다. 금속화는 전자-빔 디포지션(deposition) 또는 무전자 디포지션과 종래 기술에서 잘 알려진 기술 등과 같은 박막 디포지션에 의해 이루어진다. 미세 홈(32)들은 일반적으로 전극쌍(22, 24)과 어드레스 전극(36)들에 수직하기 때문에 수직 전극 매트릭스를 정의하기 위해 서스테인 전극쌍(22)들과 제어 전극쌍(24)과 상호 작용한다.

미세 홈(32)들 대신에, 본 발명은 또한 도시되진 않았지만 하부 기판 위의 표면에 웰(well)들을 만듦으로써 형성되고 서스테인 전극쌍(22)들과 제어 전극쌍(24)들과 정열된 미세 보이드(void)들을 사용할 수 있다. 비-공간을 이룬 표 면 영역은 서스테인 전극쌍(22)들과 제어 전극쌍(24)에 수직한 장벽층을 형성한다. 대안으로, 평행한 장벽층은 미세 보이드을 형성하기 위해 하부 기판의 표면 위에 형성되고 어드레스 전극과 정렬된다. 미국 특허 출원 번호 09/259,940에 공개되어 있다.

인광 물질(38)은 각 어드레스 전극(36)의 적어도 한 부분 위에 위치한다. 바람직한 실시 예에서, 인광 물질(38)은 잘 알려진 종래 기술에서 전기 영동(electrophoresis)에 의해 위치한다. 인광 물질은 종래 기술에서 잘 알려진 형태이고, 각 픽셀들을 정의하기 위한 대안적인 패턴으로 각각 배치된 풀-칼라 디스플레이 레드, 그린, 블루의 인광 물질로 잘 알려져 있다. 피디피(10)의 해상도는 각 영역 당 픽셀에 의해 결정된다.

피디피(10)의 부가적인 상세 구조는 미국 특허 번호 5,723,945에 나타나 있다.

채널(32)들은 인광 물질(38)들을 여기시키기 위해 충분한 UV 방사를 제공하는 둘 또는 그 이상의 이온화된 비례하는 혼합물 기체로 채워져 있다. 바람직한 실시 예에서, 네온과 5∼20%의 가중치를 가지는 크세논의 가스 혼합물과 헬륨이 이용된다.

지지, 조절 및 어드레스 전극들은 외부적으로 도시되진 않았지만 보통 플라즈마 디스플레이 패널을 구동하는 회로와 연결되어 있다.

이제 피디피(10)의 동작을 설명하고자 한다. 일반적으로, 방전은 전극들을 통하여 조절 전압을 인가함으로써 선택된 제어 전극쌍(24) 사이에서 시작된다. 제 어 전극들은 상대적으로 서로 가까이 위치하기 때문에, 조절 전압은 서스테인 전극쌍들 사이에 방전을 시작하는데 요구되는 전압보다 작은 방전을 시작하는데 필요하다.

제어 전극(24)쌍들 사이의 방전은 연합된 서스테인 전극쌍(22)들 사이에 방전을 이루는데 전초전으로써 작용한다. 일단 서스테인 전극쌍(22)들 사이에 방전이 시작되면 방전은 서스테인 전극쌍(22)에 교류 전압을 인가함으로써 지속되고, 어드레스 전극(36)들에 전압을 인가함으로써 조절된다. 미국 특허 출원 시리얼 번호 09/016,585에 설명되어 있다.

제어 전극(24)들은 "초기(starting)" 전하의 전자수(ne)를 연합된 서스테인 전극(22)들 사이에 볼륨에 주입한다. "초기" 전하의 전자수는 제어 전극(24)쌍들 사이와 제어 전극(24)쌍들 사이의 간격에 인가되는 전압으로 작용한다. 제어 전극들의 효과는 도 3A 내지 도 3D 에 도시된 그래프에 의해 설명된다. 그래프에서, 가로축은 서스테인 전극들(22)에 인가된 전압이고, 세로축은 미세 홈(32)들의 벽(wall)을 통해 나타나는 전압이고, 그 전압은 미세 홈(32)들의 벽에 위치한 전하에 비례한다. 도 3A 에서, 초기 전하가 영이고, 그것은 제어 전극(24)들에 인가된 영 전압에 대응하고, 또는 제어 전극들을 가지지 않는 피디피에 대응한다. 커브(40)는 PDP(10)의 전달 특성을 나타낸다. 도 3B 에 도시된 바와 같은 제어 전극들이 도 3C 와 도 3D 에 도시된 바와 같이 초기 전하가

에서

까지 증가가면서 인가된 전압이 점점 증가함에 따라, 주어진 벽 전압에 요구되는 지지 전압은 감소한다. 예를 들어, 벽 전압이 100V인 경우, 지지 전압은 서스테인 전극(24)들을 사용함으로써 도 3A 에서 약 220V로부터 도 3D 에서 약 150V로 감소한다.

상대적으로 긴 방전 경로를 가지기 때문에 고효율을 가지는 기하학적인 방전 셀은 매우 높은 파이어링 전압을 또한 가지는 경향이 있다. 도 4 에 도시된 바와 같이, 제어 전극(24)들은 낮은 지지 전압들에서 피디피(10)의 동작을 가능하게 하기 때문에 고효율과 실제적인 동작 전압 사이에 절충이 이루어지고, 피디피(10)를 동작하는데 필요한 전체 전력이 감소한다. 도 4 에서, 가로축은 제어 전극에 의한 초기 전하의 전자수의 크기를 나타내는 반면, 세로축은 서스테인 전극들(22) 사이에 방전을 지속하는데 필요한 상대 전압을 나타낸다. 세로축은 또한 영 전자수를 나타내거나, 제어 전극들을 가지지 않는 피디피이다. 최소 및 최대 경계는 도 4 에 도시되어 있고, 명확히 지지 전압이 초기 전하가 제어 전극(24)들에 의해 감소됨에 따라 감소한다.

발명의 바람직한 실시 예가 위처럼 설명 및 묘사되어 있고, 본 발명은 또한 대안적인 피디피를 가지고 구현될 수 있다. 예를 들어 발명에 부합하는 피디피의 대체 실시 예가 도 5 에 피디피(50)에 도시되어 있고, 성분(component)들은 도 1 과 도 2 에 도시된 바와 같은 성분들과 동일한 수적 지명(designator)을 가지고 있다. 도 5 에서, 각 서스테인 전극(22)들은 연합된 팽창 전극(52)을 포함한다. 또한 다수 개의 전도성 전하 저장 패드(54)들은 전자 방출층(27)의 하부 표면에 위치한다. 팽창 전극(52)들과 전도성 전하 패드(54)들은 피디피(50)의 효율을 증가시키고, 이것은 미국 특허 출원 시리얼 번호 09/259,940에 설명되어 있다.

본 발명에 따른 다른 대체 실시 예는 도 6 의 피디피(60)에 도시되어 있다. 위와 같이 피디피(60)의 성분(component)들은 도 1 과 도 2 에 도시된 바와 같은 성분들과 동일한 수적 지명을 가지고 있다. 전과 같이, 두 세트의 평행 전극들(61, 62)이 상부 유리 기판(12)의 하부 표면에 위치한다. 제 1 세트 전극(61)들은 한 쌍의 서스테인 전극들(63, 64)을 포함한다. 제 1 제어 전극(65)은 왼쪽 서스테인 전극(63)에 인접하여 위치한다. 바람직한 실시 예에서, 제 1 제어 전극(65)은 왼쪽 서스테인 전극(63)으로부터 약 40∼100 마이크론 옆쪽에 분리되어 있다. 유사하게, 제 2 세트 전극(62)들은 그것에 인접한 제 1 및 제 2 제어 전극(68, 69)을 가진 한 쌍의 서스테인 전극(67)들을 포함한다.

피디피(60)의 동작은 도 6 에 제 1 세트 전극(61)을 참조하여 설명되어질 것이다. 먼저, 제 1 제어 전극(65)과 왼쪽 서스테인 전극(63) 사이에 초기 전자 전하를 공급하는 제 1 제어 전극(65)에 조절 전압이 인가된다. 전자 전하는 제어 전극(65)와 서스테인 전극(63)사이에 상대적으로 작은 방전을 일으킨다. 초기 전하는 스타팅 전하가 없을때 필요한 것보다 더 적은 지지 전압을 가지고서 서스테인 전극들(63, 64)사이에 상대적으로 큰 방전을 가능케 한다. 게다가, 보통 서스테인 전극(63)은 제어 전극(65)에 대해 작동 단계에서 음극이다.

위에 지시한 바와 같이 피디피(60)는 AC 소자이다. 따라서, 인가된 교류 지지 전압이 AC 전압 주기의 처음 반주기의 끝 지점에서 영을 통과할 때, 초기 조절 전압은 제 2 제어 전극(66)에 인가되고 제 1 제어 전극(65)에 인가된 조절 전압은 그것의 초기 전압으로 되돌아간다. 조절 전압은 제 2 제어 전극(66)과 오른쪽의 서스테인 전극(64) 사이의 초기 전자 전하를 만든다. AC 전압 주기의 두번째 반주기 동안 반대쪽 방향으로 지지 전압이 증가함에 따라, 서스테인 전극들(63, 64)사이에 방전이 다시 일어난다. 다시, 초기 전하는 초기 전하가 없을 때 필요한 것보다 낮은 지지 전압을 가지고서 서스테인 전극들(63, 64) 사이에 방전을 일어나게 한다. 비록 서스테인 전극(63)이 음극으로 작용함에도 불구하고, 이러한 작동 단계 동안 어떠한 방전이나 스타팅 전하가 제어 전극(65)에서 공급되지 않음에 유의해야 한다. 이것은 적절한 파형 타이밍에 의해 이루어질 수 있고, 또는 전자 방출층(27)을 형성하기 위해 다른 감마(gammas)를 가지는 물질을 사용함으로써 아래에서 설명되어질 것이다. 제 2 세트 전극들(68, 69)은 서스테인 전극들(67) 사이에 방전을 하기 위해 같은 방법으로 제 2 세트 서스테인 전극들(67)과 상호 작용한다.

본 발명에 따른 대체 실시 예가 도 7 에서 피디피(70)에 일반적으로 도시되어 있다. 위와 같이 피디피(70)의 성분(component)들은 도 1 과 도 2 에 도시된 바와 같은 성분들과 동일한 수적 지명을 가지고 있다. 두 쌍의 서스테인 전극들(71, 72)은 상부 기판(12)의 하부 표면에 위치해 있다. 제 1 서스테인 전극쌍(71)은 왼쪽 서스테인 전극(73)과 오른쪽 서스테인 전극(74)을 포함한다. 유사하게, 제 2 세트 서스테인 전극들(72)은 왼쪽 서스테인 전극(75)과 오른쪽 서스테인 전극(76)을 포함한다. 도 7 에 도시된 바와 같이 실시 예 피디피(70)에서, 제어 전극들은 상기 서스테인 전극 쌍들 사이에 위치한다. 이리하여 제 1 제어 전극(77)은 제 1 서스테인 전극쌍(71)과 제 2 서스테인 전극쌍(72) 사이에 위치한다. 제 2 제어 전극(78)은 도 7 의 왼쪽에 도시되어 있고, 제 1 서스테인 전극쌍(71)과 도시되진 않았지만 도 7 에 왼쪽에 있는 다음 서스테인 전극쌍 사이에 위치한다. 유사하게, 제 3 제어 전극은 도 7 의 오른쪽에 도시되어 있고, 제 2 서스테인 전극쌍(72)과 도시되진 않았지만 다음 서스테인 전극쌍 사이에 위치한다.

이제 피디피(70)의 동작을 설명한다. 인접한 쌍의 서스테인 전극들은 반대의 극성을 가지는 AC 전압에 따라 여기될 것이다. 따라서, 초기 조절 전압은 공통 제어 전극(77)에 인가 된다. 초기 조절 전압은 두 세트의 스타팅 전하를 만든다. 제 1 초기 전하는 도 7 에서 왼쪽에 제어 전극(77)으로부터 제 2 서스테인 전극쌍(72)에서 왼쪽 서스테인 전극(75)까지 확장된다. 서스테인 전극쌍들(71, 72) 사이에 인가된 AC 전압이 증가함에 따라, 그 사이에 방전이 일어난다. 위에서 설명한 바와 같이, 제어 전극(77)에 의해 생긴 초기 전하는 제어 전극이 없을 때 보다 낮은 전압에서 서스테인 전극 쌍들(71, 72) 사이에 방전을 가능하게 한다. 교류 지지 전압이 AC 전압 주기의 제 1 반주기의 끝에서 영을 지날 때, 제 1 제어 전극(77)에 인가된 조절 전압이 영으로 감소하는 반면 초기 조절 전압은 제 2 및 제 3 제어 전극들(78, 79)에 인가된다. 제 2 및 제 3 제어 전극들(78, 79)은 인접한 서스테인 전극들(73, 76)과 각각 그 사이에 초기 전하를 만들기 위해 상호 작용한다. 서스테인 전극들이 반대 방향으로 계속 증가함에 따라, 방전이 서스테인 전극쌍(71, 72)사이에 다시 일어난다. 제어 전극들(78, 79)은 또한 도시되진 않았지만 그 사이에서 초기 전하를 만들기 위해 제 2 제어 전극(78)의 왼쪽에 서스테인 전극과 제 3 제어 전극(79)의 오른쪽에 서스테인 전극과 상호 작용한다.

전자 방출층의 감마가 제어 전극(65)위에 전자 방출층의 감마에 비해 상대적으로 클 때 더 많은 이점이 있음을 알 수 있다. 이것으로 서스테인 전극(63)이 서 스테인 전극(65)에 대해 음극으로 작용한다는 것이 확실하다. 따라서, 본 발명은 도 8 에서 일반적으로 피디피(80)에 도시된 피디피(60)의 대체 실시 예를 고안할 수 있다. 피디피(60)에 도시된 성분(component)들과 유사한 PDP(80)의 성분들은 동일한 수적 지정을 가진다. 피디피(80)는 다른 감마를 가지는 두 물질로부터 형성된 전자 방출층(82)을 포함한다. 제 1 감마를 가지는 제 1 전자 방출층 물질(84)은 전하 저장막(26)의 전 표면 위에 위치한다. 제 2 감마를 가지는 제 2 전자 방출층 물질(86)은 제어 전극들(65, 66, 68, 69)에 인접한 제 1 전자 방출층 물질(84)의 부분 위에 위치한다. 제 2 전자 방출층 물질(86)은 제 1 전자 방출층 물질(84)를 완전히 덮음으로써 형성되고 난 다음 서스테인 전극들(63, 64, 67)에 인접한 제 2 전자 방출층 물질(86)의 부분을 에칭하여 제거한다. 바람직한 실시예로 제 1 전자 방출층 물질(84)은 제 2 전자 방출층 물질(86)의 감마보다 더 큰 감마를 가지는 물질로부터 형성된다. 전형적으로, 제 1 전자 방출층 물질(84)은 PbO로부터 형성되고, 제 2 전자 방출층 물질(86)은 MgO로부터 형성된다. 따라서, 제 1 전자 방출층 물질(84)는 낮은 전압에서 파이어(fire)되고 위에서 설명한 음극으로 작용한다.

피디피(80)의 대체 실시 예가 도 9 에서 일반적으로 피디피(90)로 도시되어 있고, 피디피(90)는 동일한 수적 지정을 가지는 유사한 컴포넌트를 가진다. 피디피(90)는 제 2 감마를 가지는 제 2 전자 방출층 물질(96)과 교체하여 제 1 감마를 가지는 제 1 전자 방출 물질(94)로부터 형성된 전자 방출층(92)을 가진다.

피디피(60, 70, 80, 90)의 바람직한 실시 예가 위에 설명 및 묘사되는 동안, 팽창 전극들(52)과 전도성 저장 패드들(54)은 도 5 에 도시된 바와 같이 피디피(60, 70, 80, 90)에 포함되어 질 수 있다. 게다가, 패턴화된 전자 방출층들(82, 92)은 각각 도 8 및 도 9 에 도시된 바와 같이 또한 도 2 및 도 5 내지 도 7 에 도시된 피디피들의 예에 적용이 된다.

특허법의 전망에 따라, 본 발명의 동작 원칙과 모드는 그 바람직한 실시 예에 잘 설명 및 묘사되어 있다. 그러나, 본 발명은 특정 범위나 기술을 이탈하지 않는 한 특별히 설명되거나 기술된 것 보다 다른 방법으로도 실시되어질 수 있다.

상기 내용에 포함되어 있음.

Claims (26)

1. 제 1 투명 기판;

   상기 제 1 투명 기판 위에 평행하게 형성되는 적어도 하나의 서스테인 전극쌍;

   상기 서스테인 전극에 평행하도록 상기 제 1 투명 기판 위에 형성되는 적어도 하나의 제어 전극;

   상기 서스테인 전극 및 제어 전극을 덮도록 형성되는 유전체층;

   상기 유전체층을 덮는 전자 방출 표면층;

   상기 제 1 기판에 봉합되고, 상기 제 1 기판과 인접한 표면에 형성되어 상기 서스테인 전극 및 제어 전극에 대해 수직하고, 가스가 채워지는 다수 개의 미세 보이드들을 가지며, 다수 개의 서브-픽셀들을 정의하기 위해 상기 제 1 기판과 합체되는 제 2 기판; 그리고

   상기 제 2 기판 내에 형성되고, 상기 각 서브-픽셀에 대응되는 다수 개의 어드레스 전극들로 구성되는 플라즈마 평-패널 디스플레이에 있어서,

   상기 전자 방출 표면층은;

   제 1 감마를 갖는 제 1 전자 방출 물질과 제 2 감마를 갖는 제 2 전자 방출 물질로부터 형성되고,

   상기 제 1 전자 방출 물질은 상기 서스테인 전극들에 인접하고 상기 제 2 전자 방출 물질은 상기 제어 전극에 인접하는 것을 특징으로 하는 플라즈마 평-패널 디스플레이.
2. 제 1 항에 있어서,

   상기 전자 방출층은 상기 제 1 감마는 상기 제 2 감마보다 더 큰 것을 특징으로 하는 플라즈마 평-패널 디스플레이.
3. 제 1 항에 있어서,

   상기 적어도 하나의 서스테인 전극은 상기 제어 전극에 대해 음극으로서 역할을 수행하는 것을 특징으로 하는 플라즈마 평-패널 디스플레이.
4. 제 1 항에 있어서,

   상기 각 미세 보이드 내에 형성되며 상기 어드레스 전극에 부착되는 인광 물질을 더 포함하는 것을 특징으로 하는 플라즈마 평-패널 디스플레이.
5. 제 4 항에 있어서,

   상기 평행 서스테인 전극쌍은 제 1 서스테인 전극쌍과 제 2 평행 서스테인 전극쌍으로 구성되고,

   상기 제 2 평행 서스테인 전극쌍은 상기 제 1 서스테인 전극쌍에 평행하도록 상기 제 1 기판 위에 형성되며,

   상기 제 1, 제 2 서스테인 전극쌍 사이에는 상기 제어 전극이 형성되는 것을 특징으로 하는 플라즈마 평-패널 디스플레이.
6. 제 4 항에 있어서,

   상기 제어 전극은 제 1 제어 전극과 제 2 제어 전극으로 구성되고,

   상기 제 2 제어 전극은 상기 서스테인 전극에 평행하도록 상기 제 1 기판 위에 형성되며,

   상기 제 1, 제 2 제어 전극은 상기 서스테인 전극들 사이에 형성되는 것을 특징으로 하는 플라즈마 평-패널 디스플레이.
7. 제 6 항에 있어서,

   상기 제 1, 제 2 제어 전극은 상기 서스테인 전극들 사이의 중심에 위치하는 것을 특징으로 하는 플라즈마 평-패널 디스플레이.
8. 제 7 항에 있어서,

   상기 제어 전극들 사이의 간격은 100∼400 마이크론 인 것을 특징으로 하는 플라즈마 평-패널 디스플레이.
9. 제 6 항에 있어서,

   상기 제 1 제어 전극은 상기 서스테인 전극들 중 어느 하나에 인접하고,

   상기 제 2 제어 전극은 상기 서스테인 전극들 중 다른 하나에 인접하는 것을 특징으로 하는 플라즈마 평-패널 디스플레이.
10. 제 4 항에 있어서,

    상기 전자 방출층의 표면에 형성되는 절연 박막층과,

    서스테인 전극에 대응하도록 상기 절연 박막층 표면 위에 형성되는 적어도 하나의 전기적 전도 표면 패드를 더 포함하는 것을 특징으로 하는 플라즈마 평-패널 디스플레이.
11. 제 4 항에 있어서,

    각각 한 쌍의 제어 전극들을 갖는 다수 개의 서스테인 전극쌍들과,

    다수 개의 서브-픽셀들을 정의하도록 상기 제 1 기판과 합체된 제 2 기판 내에 형성되는 미세 보이드들을 더 포함하고,

    상기 서브-픽셀들의 열은 상기 서스테인 전극 및 제어 전극에 평행하며 상기 서브-픽셀들의 행은 상기 서스테인 전극 및 제어 전극들에 수직하고,

    상기 제 2 기판 내에 형성되는 다수 개의 어드레스 전극들은 각각 상기 서브-픽셀들의 행에 대응하는 것을 특징으로 하는 플라즈마 평-패널 디스플레이.
12. 제 11 항에 있어서,

    상기 제 1, 제 2 기판은 유리로 형성되는 것을 특징으로 하는 플라즈마 평-패널 디스플레이.
13. 제 11 항에 있어서,

    상기 제 2 기판은 바닥 영역 위에 형성된 상기 미세 보이드들을 갖는 층을 포함하는 것을 특징으로 하는 플라즈마 평-패널 디스플레이.
14. 제 13 항에 있어서,

    상기 미세 보이드들은 미소 홈(micro grooves)들인 것을 특징으로 하는 플라즈마 평-패널 디스플레이.
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