KR100766171B1 - Wafer level pakage and its manufacturing method - Google Patents

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Abstract

A wafer level semiconductor package and a manufacturing method thereof are provided to reinforce mechanical intensity of the package by protecting a silicon layer of a single crystal structure using a defect absorbing portion. A wafer level semiconductor package includes a semiconductor chip(11) including a pad, a polymer layer, a conductive layer and a solder ball. The polymer layer(14) is coated on the entire surface of the semiconductor chip. The pad is exposed to the outside through the polymer layer. The conductive layer(15) is formed on the resultant structure in order to be electrically connected with the pad portion. The solder ball(16) is formed on the conductive layer. The wafer level semiconductor package further includes a defect absorbing portion. The defect absorbing portion(50) is formed on a rear surface of a wafer by filling a molding compound. The defect absorbing portion is formed like a groove type structure.

Description

웨이퍼 레벨 반도체 패키지 및 그 제조 방법{WAFER LEVEL PAKAGE AND ITS MANUFACTURING METHOD} Wafer level semiconductor package and its manufacturing method {WAFER LEVEL PAKAGE AND ITS MANUFACTURING METHOD}

도 1은 종래 기술의 웨이퍼 레벨 반도체 패키지의 제조 공정을 도시한 것이다.1 illustrates a manufacturing process of a wafer level semiconductor package of the prior art.

도 2는 종래 기술의 웨이퍼 레벨 반도체 패키지의 제조 방법이 도시된 순서도이다. 2 is a flow chart illustrating a method of manufacturing a wafer level semiconductor package of the prior art.

도 3은 종래 기술의 웨이퍼 레벨 반도체 패키지의 일부를 확대 도시한 단면도이다.3 is an enlarged cross-sectional view of a portion of a prior art wafer level semiconductor package.

도 4는 종래 기술의 웨이퍼 레벨 반도체 패키지가 기판에 실장된 상태를 도시한 것이다.4 illustrates a state in which a wafer level semiconductor package of the related art is mounted on a substrate.

도 5는 본 발명의 실시예에 따른 웨이퍼 레벨 반도체 패키지의 구성을 도시한 단면도이다.5 is a cross-sectional view illustrating a configuration of a wafer level semiconductor package according to an embodiment of the present invention.

도 6은 본 발명의 다른 실시예에 따른 웨이퍼 레벨 반도체 패키지의 구성을 도시한 단면도이다.6 is a cross-sectional view illustrating a configuration of a wafer level semiconductor package according to another embodiment of the present invention.

도 7은 본 발명의 실시예에 따른 웨이퍼 레벨 반도체 패키지의 제조 공정을 도시한 것이다. 7 illustrates a manufacturing process of a wafer level semiconductor package according to an embodiment of the present invention.

도 8은 본 발명의 실시예에 따른 웨이퍼 레벨 반도체 패키지의 제조 방법이 도시된 순서도이다.8 is a flowchart illustrating a method of manufacturing a wafer level semiconductor package according to an embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for main parts of the drawings>

10 : 웨이퍼 11 : 반도체 칩10 wafer 11 semiconductor chip

12 : 패드 13 : 불활성층12 pad 13 inert layer

14 : 폴리머 층 15 : 도전층 14 polymer layer 15 conductive layer

16 : 솔더 볼 50 : 결함 흡수부16: solder ball 50: defect absorbing portion

60 : 웨이퍼 레벨 반도체 패키지60: wafer level semiconductor package

본 발명은 웨이퍼 레벨 반도체 패키지 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 웨이퍼 레벨 반도체 패키지의 기계적 강도를 높일 수 있는 웨이퍼 레벨 반도체 패키지 및 그 제조 방법에 관한 것이다.The present invention relates to a wafer level semiconductor package and a method for manufacturing the same, and more particularly, to a wafer level semiconductor package and a method for manufacturing the same, which can increase the mechanical strength of the wafer level semiconductor package.

일반적으로, 반도체 산업에서 집적회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지금까지 계속 발전해오고 있다. 즉, 소형화에 대한 요구는 칩 스케일에 근접한 패키지에 대한 개발을 가속화시키고 있으며, 실장 신뢰성에 대한 요구는 실장 작업의 효율성 및 실장후의 기계적·전기적 신뢰성을 향상시킬 수 있는 패키지 제조 기술에 대한 중요성을 부각시키고 있다.In general, the packaging technology for integrated circuits in the semiconductor industry continues to evolve to meet the demand for miniaturization and mounting reliability. In other words, the demand for miniaturization is accelerating the development of packages close to the chip scale, and the demand for mounting reliability emphasizes the importance of package manufacturing technology that can improve the efficiency of mounting work and the mechanical and electrical reliability after mounting. I'm making it.

일반적으로 반도체 소자는 집적회로가 형성된 웨이퍼에서 칩으로 절단하여 낱개의 칩을 플라스틱 패키지나 세라믹 패키지에 탑재하는 칩 레벨 패키징 공정을 거치게 된다. In general, semiconductor devices are subjected to a chip level packaging process in which an integrated circuit is cut into chips and mounted on a single chip in a plastic package or a ceramic package.

즉, 칩 레벨 패키징 공정은 리드 프레임 위에 완성된 칩을 접착하고 칩과 외부 연결리드를 와이어 본딩(wire bonding)으로 연결한 후 이를 다시 에폭시몰딩컴파운드(EMC)로 밀봉하는 매우 복잡한 형태의 공정이며, 패키지의 크기가 소형의 칩에 비해 크기 때문에 소형화에 한계가 있다.In other words, the chip level packaging process is a very complex process of bonding a finished chip on a lead frame, connecting the chip and an external connection lead by wire bonding, and then sealing it again with an epoxy molding compound (EMC). Since the size of the package is larger than that of a small chip, there is a limit in miniaturization.

그러나, 웨이퍼 레벨 반도체 패키지는 웨이퍼 상태에서 패키징과 테스트를 수행한 후 낱개의 완제품으로 절단하는 패키징 방법으로 기존 패키징 방법보다 공정이 줄고, 웨이퍼 상태로 모든 공정을 거치게 되므로 비용이 절감될 뿐만 아니라 패키지의 크기도 칩 크기와 동일하여 전자기기를 소형화하는데 큰 이점이 있다.However, the wafer level semiconductor package is a packaging method that is packaged and tested in a wafer state and then cut into a single finished product, which reduces the process compared to the existing packaging method and passes all the processes in a wafer state. Since the size is the same as the chip size, there is a big advantage in miniaturizing electronic devices.

도 1은 종래 기술의 웨이퍼 레벨 반도체 패키지의 제조 공정을 도시한 것이고, 도 2는 종래 기술의 웨이퍼 레벨 반도체 패키지의 제조 방법을 도시한 순서도이다. 그리고, 도 3은 종래 기술의 웨이퍼 레벨 반도체 패키지의 일부를 확대 도시한 단면도이다.1 shows a manufacturing process of a wafer level semiconductor package of the prior art, and FIG. 2 is a flowchart showing a manufacturing method of a wafer level semiconductor package of the prior art. 3 is an enlarged cross-sectional view of a portion of a wafer level semiconductor package of the prior art.

도 1 내지 도 3에 도시된 바와 같이, 종래 기술의 실시예에 따른 웨이퍼 레벨 반도체 패키지의 제조 공정은, 먼저 통상적인 웨이퍼 제조 공정을 통하여 반도체 칩(11)이 제조되고, 각 반도체 칩(11)을 낱개로 분리하기 위한 스크라이빙 라인 영역(L1)을 갖는 웨이퍼(10) 상에서 반도체 칩(11)의 전면에 패드(12)가 형성되고 나머지 부분에 불활성층(Passivation layer)(13)으로 덮는다.(단계 S1)1 to 3, in the manufacturing process of a wafer level semiconductor package according to an embodiment of the prior art, a semiconductor chip 11 is first manufactured through a conventional wafer manufacturing process, and each semiconductor chip 11 is manufactured. The pad 12 is formed on the front surface of the semiconductor chip 11 on the wafer 10 having the scribing line region L1 for separating the parts into pieces, and the remaining part is covered with a passivation layer 13. (Step S1)

그 후, 폴리머 층(Polymer layer)(14)을 전면 도포 한 후에 패드(12)를 노출시킨다.(단계 S2)Thereafter, the polymer layer 14 is completely coated, and then the pad 12 is exposed (step S2).

단계 S2에서 노출된 패드(12) 위에 도전층(15)을 형성한 후, 도전층(14) 위에 솔더 볼(16)을 형성하고 리플로우(Reflow)를 수행한다.(단계 S3)After the conductive layer 15 is formed on the pad 12 exposed in step S2, the solder balls 16 are formed on the conductive layer 14 and reflow is performed (step S3).

상기한 웨이퍼 레벨 반도체 패키지 공정이 완료되면, 프로브 팁(Probe tip)을 패드(12)에 접촉하여 반도체 칩(11)이 정상적으로 동작하는지를 판별하는 칩 선별 테스트를 실시한다.(단계 S4)Upon completion of the wafer level semiconductor package process, a chip sorting test is performed to determine whether the semiconductor chip 11 is operating normally by bringing the probe tip into contact with the pad 12 (step S4).

테스트가 완료되면, 웨이퍼(10) 상의 스크라이빙 라인(Scribing line)을 따라 개별의 웨이퍼 레벨 반도체 패키지(20)로 절단한다.(단계 S5)When the test is completed, the wafer is cut into individual wafer level semiconductor packages 20 along a scribing line on the wafer 10 (step S5).

도 4는 종래 기술의 웨이퍼 레벨 반도체 패키지가 기판에 실장된 상태를 도시한 것이다.4 illustrates a state in which a wafer level semiconductor package of the related art is mounted on a substrate.

도 4에 도시된 바와 같이, 웨이퍼 레벨 패키징 공정을 통해 제작된 웨이퍼 레벨 반도체 패키지(20)를 솔더 볼(16)을 이용하여 기판(30) 위에 직접 실장하는데, 실장 상태의 웨이퍼 레벨 반도체 패키지(20)는 핸들링에서 손상(Damage)이 있을 경우 응력 집중이 발생하는 모서리부터 깨어지는 불량(치핑, Chipping)이 발생하고 결정구조 방향으로 천천히 크랙(crack)이 진행될 수 있다. As shown in FIG. 4, the wafer level semiconductor package 20 manufactured through the wafer level packaging process is directly mounted on the substrate 30 using the solder balls 16, and the wafer level semiconductor package 20 in the mounted state is mounted. In case of damage in handling, cracking may occur in the direction of crystal structure and chipping may occur from the edge where stress concentration occurs.

웨이퍼 레벨 패키징 공정에서의 손상은 테스트(단계 S4)를 통해 스크린되지만, 웨이퍼 레벨 반도체 패키지는 기계적 강도가 우수한 칩 레벨 패키지보다 단결정 구조를 가진 실리콘 자체를 패키지로 하기 때문에 기계적 강도가 떨어진다. 따라서 실장 상태에서의 손상은 핸드폰이나 컴퓨터 등의 전자기기에서 어플리케이션의 실장이 모두 이루어진 후 해당 불량 포인트(point)(치핑, 크랙 등)는 진행성 불량으로 전개될 수 있어 양산시 많은 불량 발생이 예상될 뿐만 아니라, 그로 인해 오동작이나 비용 손실이 발생할 수 있는 문제점이 있다. The damage in the wafer level packaging process is screened through the test (step S4), but the mechanical strength is lowered because the wafer level semiconductor package packages the silicon itself with a single crystal structure than the chip level package having excellent mechanical strength. Therefore, in case of damage in mounting state, the application of the application is completed in electronic devices such as mobile phones or computers, and the corresponding points (chips, cracks, etc.) can be developed as progressive failures. Rather, there is a problem that can result in malfunction or cost loss.

따라서, 본 발명의 일 목적은 웨이퍼 레벨 반도체 패키지의 기계적 강도를 높여, 제조 공정이나 실장 공정에서 발생된 크랙이 진행성 불량으로 전개되는 것을 방지할 수 있는 웨이퍼 레벨 반도체 패키지를 제공하는 것이다.Accordingly, one object of the present invention is to provide a wafer level semiconductor package which can increase the mechanical strength of the wafer level semiconductor package and prevent cracks generated in the manufacturing process or the mounting process from being developed due to progressive failure.

본 발명의 다른 목적은 상기한 웨이퍼 레벨 반도체 패키지를 제조하는 제조 방법을 제공하는 것이다. Another object of the present invention is to provide a manufacturing method for manufacturing the above-described wafer level semiconductor package.

상술한 본 발명의 일 목적을 달성하기 위한 본 발명의 일측면에 따른 웨이퍼 레벨 반도체 패키지는, 웨이퍼 상에서 패키지 제조 공정이 이루어지는 웨이퍼 레벨 반도체 패키지에 있어서, 패드를 포함하는 반도체 칩, 반도체 칩의 전면에 도포되며, 상기 패드를 외부로 노출시키는 폴리머 층, 상기 폴리머 층의 전면에서 상기 패드가 위치한 부분에 전기적 연결을 위해 형성되는 도전층, 및 도전층 위에 형성되는 솔더 볼을 포함하고, 웨이퍼의 배면에는 몰딩 컴파운드를 충진하여 형성된 결함 흡수부을 포함하되, 결함 흡수부는 웨이퍼의 배면 표면 영역으로부터 홈 형상으로 형성되는 것을 특징으로 한다A wafer level semiconductor package according to one aspect of the present invention for achieving the above object of the present invention is a wafer level semiconductor package in which a package manufacturing process is performed on a wafer, the semiconductor chip including a pad, the front surface of the semiconductor chip; And a polymer layer applied to expose the pad to the outside, a conductive layer formed for electrical connection to a portion of the pad in front of the polymer layer, and a solder ball formed on the conductive layer. And a defect absorbing portion formed by filling the molding compound, wherein the defect absorbing portion is formed in a groove shape from the back surface area of the wafer.

상기 결함 흡수부의 홈은 언더 컷(under cut) 형상을 가지며, 상기 언더 컷은 식각 공정에 의하여 형성될 수 있는데, 상기 결함 흡수부는 등방성 식각에 의해 상기 언더컷 형상이 만들어진다. The groove of the defect absorbing part has an under cut shape, and the under cut may be formed by an etching process, and the defect absorbing part is formed by the isotropic etching.

상기 결함 흡수부는 상기 웨이퍼의 배면을 따라 수평 방향으로 홈을 라인 형태로 형성하고, 상기 형성된 수평 방향의 라인과 수직한 방향으로 서로 교차하는 라인 형태의 홈을 형성함으로써 상기 웨이퍼의 배면이 십자형의 라인들이 서로 교차하는 형상으로 구비될 수 있다. The defect absorbing part forms grooves in a horizontal direction along the back surface of the wafer in a line shape, and forms a groove in a line shape that crosses each other in a direction perpendicular to the formed horizontal line, so that the back surface of the wafer has a cross-shaped line. They may be provided in the shape of crossing each other.

상기 결함 흡수부은 상기 홈에 충진된 몰딩 컴파운드를 제외한 나머지 폴딩 컴파운드를 그라운딩(Grinding)할 수 있다. The defect absorbing part may ground the remaining folding compound except for the molding compound filled in the groove.

상술한 본 발명의 다른 목적을 달성하기 위한 본 발명의 일측면에 따른 웨이퍼 레벨 반도체 패키지는 웨이퍼 레벨 반도체 패키지의 제조 방법은, 복수 개의 패드가 형성된 웨이퍼의 전면에 상기 패드가 외부가 노출되도록 하여 폴리머 층을 형성하는 단계, 웨이퍼의 배면 표면 영역으로부터 홈 형상으로 형성되고, 상기 웨이퍼의 배면에 몰딩 컴파운드를 충진하여 형성된 결함 흡수부를 형성하는 단계, 및 상기 폴리머 층의 상면에서 상기 패드가 위치한 부분에 도전층을 형성하고, 상기 도전층의 상면에 솔더 볼을 형성한 후 열을 가하는 단계를 포함한다. Wafer-level semiconductor package according to an aspect of the present invention for achieving the above object of the present invention is a method for manufacturing a wafer-level semiconductor package, the pad is exposed on the front surface of the wafer on which a plurality of pads are formed to the polymer Forming a layer, forming a groove in a groove shape from a back surface region of the wafer, forming a defect absorbing portion formed by filling a molding compound in the back surface of the wafer, and conducting a portion where the pad is located on an upper surface of the polymer layer Forming a layer, forming a solder ball on the upper surface of the conductive layer, and then applying heat.

상기 결함 흡수부를 형성하는 단계와 상기 도전층 및 솔더 볼을 형성하는 단계는 순서를 바꿔 진행할 수 있다.The forming of the defect absorbing part and the forming of the conductive layer and the solder ball may be performed in a reverse order.

본 발명의 일측면에 따른 웨이퍼 레벨 반도체 패키지는 웨이퍼 레벨 반도체 패키지의 제조 방법은, 상기 노출된 패드에 프로브 팁을 접촉시켜 반도체 칩의 전기적 특성을 검사한 후 개별 웨이퍼 레벨 반도체 패키지로 분리하는 단계를 더 포함한다. According to an aspect of the present invention, a method for manufacturing a wafer-level semiconductor package includes contacting a probe tip with the exposed pad to examine electrical characteristics of the semiconductor chip, and then separating the wafer-level semiconductor package into individual wafer-level semiconductor packages. It includes more.

상기 결함 흡수부의 홈은 언더 컷(under cut) 형상을 가지며, 상기 언더 컷은 식각 공정에 의하여 형성되는데, 등방성 식각에 의해 만들어질 수 있다. The groove of the defect absorbing part has an under cut shape, and the under cut is formed by an etching process, and may be made by isotropic etching.

상기 결함 흡수부을 형성하는 단계는, 상기 웨이퍼 상에서 일정 수준의 깊이로 홈을 형성하는 단계, 및 상기 형성된 홈의 상부에 일정 두께의 몰딩 컴파운드를 도포하여 결함 흡수부을 형성하는 단계로 이루어질 수 있다The forming of the defect absorbing part may include forming grooves at a predetermined level on the wafer, and forming a defect absorbing part by coating a molding compound having a predetermined thickness on the formed grooves.

상기 홈을 형성하는 단계는, 상기 웨이퍼의 배면을 따라 수평 방향으로 홈을 라인 형태로 형성하는 단계, 및 상기 형성된 수평 방향의 라인과 수직한 방향으로 서로 교차하는 라인 형태의 홈을 형성함으로써 상기 웨이퍼의 배면이 십자형의 라인들이 서로 교차하는 형상으로 구비되도록 하는 단계로 이루이질 수 있다. The forming of the groove may include forming grooves in a line shape along a rear surface of the wafer in a horizontal direction, and forming grooves in a line shape crossing each other in a direction perpendicular to the formed horizontal line. The back surface of the cross-shaped lines may be formed to have a shape that intersects each other.

상기 결함 흡수부을 형성하는 단계는, 상기 결함 흡수부은 상기 홈에 충진된 몰딩 컴파운드를 제외한 나머지 폴딩 컴파운드를 그라운딩(Grinding)하는 단계를 더 포함할 수 있다. The forming of the defect absorbing part may further include grounding the remaining folding compound except the molding compound filled in the groove.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. As the invention allows for various changes and numerous embodiments, particular embodiments will be illustrated in the drawings and described in detail in the written description. However, this is not intended to limit the present invention to specific embodiments, it should be understood to include all modifications, equivalents, and substitutes included in the spirit and scope of the present invention. In describing the drawings, similar reference numerals are used for similar elements.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접 속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. When a component is referred to as being "connected" or "connected" to another component, it may be directly connected to or connected to that other component, but it may be understood that other components may be present in between. Should be. On the other hand, when a component is said to be "directly connected" or "directly connected" to another component, it should be understood that no other component exists in the middle.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. The terminology used herein is for the purpose of describing particular example embodiments only and is not intended to be limiting of the present invention. Singular expressions include plural expressions unless the context clearly indicates otherwise.

본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.In this application, the terms "comprise" or "have" are intended to indicate that there is a feature, number, step, operation, component, part, or combination thereof described in the specification, and one or more other features. It is to be understood that the present invention does not exclude the possibility of the presence or the addition of numbers, steps, operations, components, components, or a combination thereof.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. Unless defined otherwise, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art.

일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Terms such as those defined in the commonly used dictionaries should be construed as having meanings consistent with the meanings in the context of the related art, and shall not be construed in ideal or excessively formal meanings unless expressly defined in this application. Do not.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 이하, 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다. Hereinafter, with reference to the accompanying drawings, it will be described in detail a preferred embodiment of the present invention. Hereinafter, the same reference numerals are used for the same components in the drawings, and duplicate descriptions of the same components are omitted.

도 5는 본 발명의 실시예에 따른 웨이퍼 레벨 반도체 패키지의 구성을 도시한 단면도이고, 도 6은 본 발명의 다른 실시예에 따른 웨이퍼 레벨 반도체 패키지의 구성을 도시한 단면도이다.5 is a cross-sectional view showing the configuration of a wafer level semiconductor package according to an embodiment of the present invention, Figure 6 is a cross-sectional view showing the configuration of a wafer level semiconductor package according to another embodiment of the present invention.

도 5 및 도 6에 도시된 바와 같이, 본 발명의 일실시예에 따른 웨이퍼 레벨 반도체 패키지는, 웨이퍼(10)의 전면(10a)에 패드(12)와 불활성 층(13)을 포함하는 반도체 칩(11), 폴리머 층(14), 도전층(15), 및 솔더 볼(16)을 형성되고, 웨이퍼(10)의 배면(10b)에 결함 흡수부(50)가 형성된다. 여기서, 반도체 칩(11), 폴리머 층(14), 도전층(15), 및 솔더 볼(16)은 도 3에 도시된 웨이퍼 레벨 반도체 패키지의 구성 요소와 실질적으로 동일하므로 설명을 생략한다.As shown in FIGS. 5 and 6, a wafer level semiconductor package according to an embodiment of the present invention includes a semiconductor chip including a pad 12 and an inactive layer 13 on a front surface 10a of a wafer 10. (11), the polymer layer 14, the conductive layer 15, and the solder ball 16 are formed, and the defect absorption part 50 is formed in the back surface 10b of the wafer 10. As shown in FIG. Here, the semiconductor chip 11, the polymer layer 14, the conductive layer 15, and the solder ball 16 are substantially the same as the components of the wafer level semiconductor package shown in FIG. 3, and thus description thereof is omitted.

결함 흡수부(50)은 웨이퍼(10)의 배면(10b)에 반도체 모듈을 보호 해주는 물질인 몰딩 컴파운드를 도포하여 형성하는데, 도 5에 도시된 바와 같이 블레이드(Blade) 또는 레이저(Laser)로 일정 수준의 깊이의 홈(51)을 형성한 후에 이 홈(51)에 몰딩 컴파운드를 충진하여 형성하게 된다.The defect absorbing part 50 is formed by applying a molding compound, which is a material that protects a semiconductor module, to the back surface 10b of the wafer 10. As shown in FIG. 5, the defect absorbing part 50 is fixed with a blade or a laser. After the groove 51 is formed to a depth level, the molding compound is filled into the groove 51.

이때, 결함 흡수부(50)의 홈(51)은 식각 공정을 통해 언더 컷(under cut) 형상(52)을 갖도록 함으로써 결함 흡수부(50)의 몰딩 컴파운드와 웨이퍼(10)간의 물리적 조인 포인트(join point)를 만들어준다. 즉, 일반적인 식각 공정을 수행하는 경우, 등방성 식각에 의해 언더컷 형상이 만들어질 수 있다. 이때, 식각 공정은 건식(dry) 식각 또는 습식(wet) 식각 중 어느 하나의 방식을 이용하여 이루어진다. At this time, the groove 51 of the defect absorbing portion 50 has an under cut shape 52 through an etching process, thereby physically joining the molding compound of the defect absorbing portion 50 with the wafer 10. join point). That is, when performing a general etching process, an undercut shape may be made by isotropic etching. In this case, the etching process may be performed using either a dry etching method or a wet etching method.

한편, 도 6에 도시된 바와 같이, 도전층(15)은 패드(12)로부터 제1 폴리머층(14)의 윗면을 따라 길게 형성되고, 도전층(15)의 상부에 제2 폴리머 층(17)을 도포하는데, 제2 폴리머 층(17)을 도전층(15)의 일부가 외부에 노출되도록 개구부를 형성한다. Meanwhile, as shown in FIG. 6, the conductive layer 15 is formed to extend along the top surface of the first polymer layer 14 from the pad 12, and the second polymer layer 17 is formed on the conductive layer 15. ), Openings are formed such that a portion of the conductive layer 15 is exposed to the outside of the second polymer layer 17.

솔더 볼(16)은 제2 폴리머 층(17)의 개구부, 즉 도전층(15)이 노출된 부분에 형성된다.The solder balls 16 are formed in the openings of the second polymer layer 17, that is, the portions in which the conductive layer 15 is exposed.

도 5 및 도 6에 도시된 실시예 외에도, 본 발명의 실시예에 따른 웨이퍼 레벨 반도체 패키지는 다양한 형태의 웨이퍼 레벨 반도체 패키지 제조 공정에 적용되어 웨이퍼의 배면에 결함 흡수부(50)를 형성할 수 있다. In addition to the embodiments illustrated in FIGS. 5 and 6, the wafer level semiconductor package according to the embodiment of the present invention may be applied to various types of wafer level semiconductor package manufacturing processes to form the defect absorbing portion 50 on the back of the wafer. have.

이렇게 형성된 결함 흡수부(50)은 웨이퍼 레벨 반도체 패키지의 실장 공정에서 단 결정 구조의 실리콘을 보호할 수 있어 패키지의 외관을 강화할 수 있을 뿐만 아니라, 몰딩컴파운드가 매립된 언더컷 형상으로 인해 제조 공정이나 외부 환경 요인에 의해 발생된 선결함(line defect)인 크랙이 진행성 불량으로 전개되는 것을 방지할 수 있다. 즉, 선결함인 크랙은 언더컷 형상의 결함 흡수부(50)로 진행하고, 결함 흡수부(50)에 충진된 몰딩 컴파운드에 흡수되어 외부 요인이 인가되더라도, 더 이상 반도체 칩 내부로 크랙이 진행되지 아니한다.Thus formed defect absorbing portion 50 can protect the silicon of the single crystal structure in the mounting process of the wafer-level semiconductor package can not only enhance the appearance of the package, but also due to the undercut shape of the molding compound embedded in the manufacturing process or external Cracks, which are line defects caused by environmental factors, can be prevented from developing as a progressive failure. That is, even if the crack that is a predecessor proceeds to the undercut-shaped defect absorbing portion 50, and is absorbed by the molding compound filled in the defect absorbing portion 50 and an external factor is applied, the crack does not proceed further into the semiconductor chip. No.

상기 웨이퍼 레벨 반도체 패키지의 제조 방법에 대해 도 7 및 도 8을 참조하여 더욱 상세히 살펴본다. A method of manufacturing the wafer level semiconductor package will be described in more detail with reference to FIGS. 7 and 8.

도 7은 본 발명의 실시예에 따른 웨이퍼 레벨 반도체 패키지의 제조 공정을 도시한 것이고, 도 8은 본 발명의 실시예에 따른 웨이퍼 레벨 반도체 패키지의 제조 방법이 도시된 순서도이다.7 illustrates a manufacturing process of a wafer level semiconductor package according to an embodiment of the present invention, and FIG. 8 is a flowchart illustrating a manufacturing method of a wafer level semiconductor package according to an embodiment of the present invention.

도 7 및 도 8을 참고하면, 본 발명의 실시예에 따른 웨이퍼 레벨 반도체 패 키지의 제조 방법은, 통상적인 웨이퍼 제조 공정을 통하여 반도체 칩(11)이 제조되고, 각 반도체 칩(11)을 낱개로 분리하기 위한 스크라이빙 라인 영역(L1)을 갖는 웨이퍼(10) 상에서 반도체 칩(11)의 전면에 패드(12)가 형성되고 나머지 부분에 불활성층(Passivation layer)(13)으로 도포한다.(단계 S10)7 and 8, in the method of manufacturing a wafer level semiconductor package according to an embodiment of the present invention, a semiconductor chip 11 is manufactured through a conventional wafer manufacturing process, and each semiconductor chip 11 is individually assembled. The pad 12 is formed on the front surface of the semiconductor chip 11 on the wafer 10 having the scribing line region L1 for separation into layers, and the remaining portion is coated with a passivation layer 13. (Step S10)

그 후, 폴리머 층(Polymer layer)(14)을 전면 도포 한 후에 패드(12)를 노출시킨다.(단계 S20)Thereafter, the polymer layer 14 is completely coated, and then the pad 12 is exposed. (Step S20).

웨이퍼(10)의 배면(10b)에 몰딩 컴파운드로 결함 흡수부(50)을 형성하는데, 먼저 블레이드 또는 레이저를 이용하여 절단하여 일정 수준의 깊이로 홈(51)을 형성한다.(단계 S31) 바람직하게는 상기 홈의 형성은 블레이드 또는 레이저를 이용하여 수행한다. The defect absorbing portion 50 is formed on the back surface 10b of the wafer 10 with a molding compound, which is first cut using a blade or a laser to form the groove 51 to a certain level of depth (step S31). Preferably the formation of the grooves is carried out using a blade or a laser.

또한, 홈의 형성은 웨이퍼의 배면을 따라 수평 방향으로 홈을 라인 형태로 형성한 다음, 기 형성된 라인과 수직한 방향으로 서로 교차하는 다른 라인 형태의 홈을 형성한다. 따라서, 홈의 형성에 의해 웨이퍼의 배면은 십자형의 라인들이 서로 교차하는 형상으로 구비된다.In addition, the groove is formed along the back surface of the wafer to form a groove in a horizontal direction in the form of a line, and then to form a groove of another line shape to cross each other in a direction perpendicular to the pre-formed line. Therefore, the back surface of the wafer is formed in a shape in which cross-shaped lines cross each other by forming grooves.

이렇게 형성된 홈(51)은 식각 공정을 통해 언더 컷 형상(52)을 갖도록 형성되고, 웨이퍼(10)의 배면(10b) 전체를 일정 두께로 몰딩 컴파운드(53)를 도포한다.(단계 S32 및 단계 S33)The groove 51 thus formed is formed to have an undercut shape 52 through an etching process, and the molding compound 53 is applied to the entire back surface 10b of the wafer 10 to a predetermined thickness. (Step S32 and Step) S33)

그리고, 언더 컷 형상의 홈(52)에 충진된 몰딩 컴파운드(53)를 제외한 나머지 폴딩 컴파운드를 그라운딩(Grinding)하여 결함 흡수부(50)을 완성한다.Then, the remaining compound excluding the molding compound 53 filled in the undercut groove 52 is ground (Grinding) to complete the defect absorbing portion (50).

결함 흡수부(50) 형성시, 홈 형성, 언더 컷 형상 형성, 및 몰딩 컴파운드 그 라운딩 작업은 선택적으로 수행할 수 있는데, 그 중에서도 웨이퍼(10)의 배면(10b)을 보호하기 위해서는 몰딩 컴파운드 그라운딩 작업은 생략될 수도 있다. In forming the defect absorbing portion 50, groove formation, undercut shape formation, and molding compound rounding operations may be selectively performed. Among them, in order to protect the back surface 10b of the wafer 10, a molding compound grounding operation is performed. May be omitted.

이렇게 하여, 결함 흡수부(50)이 완성되면, 폴리머 층(14)의 상면에 노출된 패드(12) 위에 도전층(15)을 형성한 후, 도전층(15) 위에 솔더 볼(16)을 형성하고 리플로우(Reflow)를 수행한다.(단계 S40)In this way, when the defect absorbing portion 50 is completed, the conductive layer 15 is formed on the pad 12 exposed on the upper surface of the polymer layer 14, and then the solder balls 16 are placed on the conductive layer 15. Form and perform a reflow (step S40).

위에서, 결함 흡수부(50)를 형성하는 단계 S30과 도전층(15) 및 솔더 볼(16)을 형성하는 단계 S40은 순서를 바꿔 진행될 수 있다. In the above, step S30 of forming the defect absorbing part 50 and step S40 of forming the conductive layer 15 and the solder ball 16 may be performed in a reverse order.

상기한 웨이퍼 레벨 반도체 패키지 공정이 완료되면, 프로브 팁(Probe tip)을 패드(12)에 접촉하여 반도체 칩(11)이 정상적으로 동작하는지를 판별하는 칩 선별 테스트를 실시한다.(단계 S50) Upon completion of the wafer level semiconductor package process, a chip sorting test is performed to determine whether the semiconductor chip 11 operates normally by bringing the probe tip into contact with the pad 12 (step S50).

테스트가 완료되면, 웨이퍼(10) 상의 스크라이빙 라인(Scribing line)을 따라 낱개의 웨이퍼 레벨 반도체 패키지(60)로 절단하여, 개별 웨이퍼 레벨 반도체 패키지(60)를 완성한다.(단계 S60및 단계 S70)When the test is completed, the individual wafer level semiconductor packages 60 are cut into individual wafer level semiconductor packages 60 along a scribing line on the wafer 10 to complete the individual wafer level semiconductor packages 60 (step S60 and step S60). S70)

이렇게 형성된 결함 흡수부(50)은 웨이퍼 레벨 반도체 패키지의 실장 공정에서 단 결정 구조의 실리콘을 보호할 수 있어 패키지의 외관을 강화할 수 있고, 몰딩컴파운드가 충진된 언더컷 형상으로 인해 제조 공정이나 외부 환경 요인에 의해 발생된 선결함(line defect)인 크랙이 진행성 불량으로 전개되는 것을 방지할 수 있다. Thus formed defect absorbing portion 50 can protect the silicon of the single crystal structure in the mounting process of the wafer-level semiconductor package can enhance the appearance of the package, the manufacturing process or external environmental factors due to the undercut shape filled with the molding compound It is possible to prevent cracks, which are line defects caused by, from developing into progressive defects.

결함 흡수부(50)는 몰딩 컴파운드 층을 잔류시키는 경우 크랙의 진행성 불량을 방지하는 동시에 웨이퍼 배면을 보호할 수 있고, 몰딩 컴파운드를 제거하는 경우 배면 보호에 더욱 적절한 보호층을 선택할 수 있다. The defect absorbing part 50 may protect the back surface of the wafer while preventing the progressive cracking of the crack when the molding compound layer is left, and may select a protective layer more suitable for the back protection when the molding compound is removed.

이와 같이, 결함 흡수부(50)는 웨이퍼 배면에 인위적인 라인 형태로 형성됨으로써 크랙의 진행을 막는 것이외에 웨이퍼나 칩의 열팽창계수의 차이에 따라 발생하는 여러 기계적 결함들을 흡수할 수 있다.As described above, the defect absorbing part 50 may be formed in the form of an artificial line on the back surface of the wafer to prevent cracks, and may absorb various mechanical defects generated due to differences in thermal expansion coefficients of the wafer or the chip.

본 발명에서 사용되는 용어들은 본 발명에서의 기능을 고려하여 정의 내려진 용어들로써 이는 당분야에 종사하는 기술자의 의도 또는 관례에 따라 달라질 수 있으므로 그 정의는 본 발명의 전반에 걸친 내용을 토대로 내려져야 할 것이다.Terms used in the present invention are terms defined in consideration of functions in the present invention, which may vary according to the intention or practice of those skilled in the art, and the definitions should be made based on the contents of the present invention. .

이와 같은 웨이퍼 레벨 반도체 패키지 및 그 제조 방법에 따르면, 결함 흡수부로 인해 단결정 구조의 실리콘을 보호할 수 있어 웨이퍼 레벨 반도체 패키지의 기계적 강도를 높일 수 있고, 개별 단위의 웨이퍼 보호뿐만 아니라 웨이퍼별 제어를 수행할 수 있는 효과가 있다.According to such a wafer level semiconductor package and a method of manufacturing the same, it is possible to protect the silicon of the single crystal structure due to the defect absorbing portion, thereby increasing the mechanical strength of the wafer level semiconductor package, and performing wafer-specific control as well as individual wafer protection. It can work.

또한, 웨이퍼 레벨 반도체 패키지 및 그 제조 방법에 따르면, 제조 공정이나 실장 공정에서 발생된 크랙이 진행성 불량으로 전개되는 것을 방지할 수 있어 기존에 비해 웨이퍼 레벨 반도체 패키지의 불량 발생이 감소되어 양산성 향상 및 원가 절감을 기대할 수 있는 효과가 있다.In addition, according to the wafer-level semiconductor package and its manufacturing method, it is possible to prevent the development of cracks generated in the manufacturing process or the mounting process due to the progressive failure to reduce the occurrence of defects of the wafer-level semiconductor package compared to the conventional to improve the productivity Cost savings can be expected.

앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.In the detailed description of the present invention described above with reference to a preferred embodiment of the present invention, those skilled in the art or those skilled in the art having ordinary knowledge in the scope of the invention described in the claims to be described later It will be understood that various modifications and variations can be made in the present invention without departing from the scope of the present invention.

Claims (15)

웨이퍼 상에서 패키지 제조 공정이 이루어지는 웨이퍼 레벨 반도체 패키지에 있어서, A wafer level semiconductor package in which a package manufacturing process is performed on a wafer, 패드를 포함하는 반도체 칩;A semiconductor chip including a pad; 상기 반도체 칩의 전면에 도포되며, 상기 패드를 외부로 노출시키는 폴리머 층;A polymer layer applied to the front surface of the semiconductor chip and exposing the pads to the outside; 상기 폴리머 층의 전면에서 상기 패드가 위치한 부분에 전기적 연결을 위해 형성되는 도전층; 및A conductive layer formed for electrical connection to a portion of the pad in front of the polymer layer; And 상기 도전층 위에 형성되는 솔더 볼을 포함하고, It includes a solder ball formed on the conductive layer, 상기 웨이퍼의 배면에는 몰딩 컴파운드를 충진하여 형성된 결함 흡수부을 포함하고, 상기 결함 흡수부는 웨이퍼의 배면 표면 영역으로부터 홈 형상으로 형성되는 것을 특징으로 하는 웨이퍼 레벨 반도체 패키지.And a defect absorbing portion formed by filling a molding compound on a rear surface of the wafer, wherein the defect absorbing portion is formed in a groove shape from a back surface region of the wafer. 제1항에 있어서,The method of claim 1, 상기 결함 흡수부의 홈은 언더 컷(under cut) 형상을 가지며, 상기 언더 컷은 식각 공정에 의하여 형성되는 것을 특징으로 하는 웨이퍼 레벨 반도체 패키지.The groove of the defect absorbing portion has an under cut shape, and the under cut is formed by an etching process. 제2항에 있어서,The method of claim 2, 상기 결함 흡수부는 등방성 식각에 의해 상기 언더컷 형상이 만들어지는 것 을 특징으로 하는 웨이퍼 레벨 반도체 패키지.The defect absorbing portion is a wafer level semiconductor package, characterized in that the undercut shape is made by isotropic etching. 제2항에 있어서,The method of claim 2, 상기 결함 흡수부는 상기 웨이퍼의 배면을 따라 수평 방향으로 홈을 라인 형태로 형성하고, 상기 형성된 수평 방향의 라인과 수직한 방향으로 서로 교차하는 라인 형태의 홈을 형성함으로써 상기 웨이퍼의 배면이 십자형의 라인들이 서로 교차하는 형상으로 구비되도록 하는 것을 특징으로 하는 웨이퍼 레벨 반도체 패키지.The defect absorbing part forms grooves in a horizontal direction along the back surface of the wafer in a line shape, and forms a groove in a line shape that crosses each other in a direction perpendicular to the formed horizontal line, so that the back surface of the wafer has a cross-shaped line. Wafer level semiconductor package, characterized in that they are provided in the shape of crossing each other. 제1항에 있어서,The method of claim 1, 상기 결함 흡수부은 블레이드(Blade) 또는 레이저(Laser)로 홈을 형성시키는 것을 특징으로 하는 웨이퍼 레벨 반도체 패키지.The defect absorbing portion is a wafer-level semiconductor package, characterized in that to form a groove with a blade (Blade) or a laser (Laser). 제1항에 있어서, The method of claim 1, 상기 결함 흡수부은 상기 홈에 충진된 몰딩 컴파운드를 제외한 나머지 폴딩 컴파운드를 그라운딩(Grinding)하는 것을 특징으로 하는 웨이퍼 레벨 반도체 패키지.The defect absorbing unit is a wafer-level semiconductor package, characterized in that for grounding (folding) the remaining compound other than the molding compound filled in the groove. 제1항에 있어서, The method of claim 1, 상기 반도체 칩은 상기 패드를 제외한 나머지 부분을 불활성 층으로 도포하는 것을 특징으로 하는 웨이퍼 레벨 반도체 패키지.The semiconductor chip is a wafer level semiconductor package, characterized in that for coating the remaining portion except the pad in an inert layer. 복수 개의 패드가 형성된 웨이퍼의 전면에 상기 패드가 외부가 노출되도록 하여 폴리머 층을 형성하는 단계;Forming a polymer layer by exposing the pads to the outside of a wafer on which a plurality of pads are formed; 웨이퍼의 배면 표면 영역으로부터 홈 형상으로 형성되고, 상기 웨이퍼의 배면에 몰딩 컴파운드를 충진하여 형성된 결함 흡수부를 형성하는 단계; 및Forming a defect absorbing portion formed in a groove shape from a back surface region of the wafer and filled with a molding compound on the back surface of the wafer; And 상기 폴리머 층의 상면에서 상기 패드가 위치한 부분에 도전층을 형성하고, 상기 도전층의 상면에 솔더 볼을 형성한 후 열을 가하는 단계Forming a conductive layer on a portion of the upper surface of the polymer layer, forming a solder ball on the upper surface of the conductive layer, and then applying heat 를 포함하는 웨이퍼 레벨 반도체 패키지의 제조 방법.Method of manufacturing a wafer level semiconductor package comprising a. 제8항에 있어서,The method of claim 8, 상기 결함 흡수부를 형성하는 단계와 상기 도전층 및 솔더 볼을 형성하는 단계는 순서를 바꿔 진행할 수 있는 것을 특징으로 하는 웨이퍼 레벨 반도체 패키지의 제조 방법.The forming of the defect absorbing portion and the forming of the conductive layer and the solder ball may be performed in a reverse order. 제8항에 있어서,The method of claim 8, 상기 노출된 패드에 프로브 팁을 접촉시켜 반도체 칩의 전기적 특성을 검사한 후 개별 웨이퍼 레벨 반도체 패키지로 분리하는 단계를 더 포함하는 웨이퍼 레벨 반도체 패키지의 제조 방법.And contacting the probe tip with the exposed pad to examine electrical characteristics of the semiconductor chip and to separate the semiconductor chip into individual wafer level semiconductor packages. 제8항에 있어서,The method of claim 8, 상기 결함 흡수부의 홈은 언더 컷(under cut) 형상을 가지며, 상기 언더 컷은 식각 공정에 의하여 형성되는 것을 특징으로 하는 웨이퍼 레벨 반도체 패키지의 제조 방법.The groove of the defect absorbing portion has an under cut shape, and the under cut is formed by an etching process. 제11항에 있어서,The method of claim 11, 상기 결함 흡수부는 등방성 식각에 의해 상기 언더컷 형상이 만들어지는 것을 특징으로 하는 웨이퍼 레벨 반도체 패키지의 제조 방법.The defect absorbing portion is a method of manufacturing a wafer level semiconductor package, characterized in that the undercut shape is made by isotropic etching. 제8항에서 있어서,The method of claim 8, 상기 결함 흡수부을 형성하는 단계는,Forming the defect absorbing portion, 상기 웨이퍼 상에서 일정 수준의 깊이로 홈을 형성하는 단계; 및 Forming grooves on the wafer to a certain depth; And 상기 형성된 홈의 상부에 일정 두께의 몰딩 컴파운드를 도포하여 결함 흡수부을 형성하는 단계로 이루어진 것을 특징으로 하는 웨이퍼 레벨 반도체 패키지의 제조 방법. And forming a defect absorbing part by applying a molding compound having a predetermined thickness to the upper portion of the formed groove. 제13항에 있어서,The method of claim 13, 상기 홈을 형성하는 단계는,Forming the grooves, 상기 웨이퍼의 배면을 따라 수평 방향으로 홈을 라인 형태로 형성하는 단계; 및 상기 형성된 수평 방향의 라인과 수직한 방향으로 서로 교차하는 라인 형태의 홈을 형성함으로써 상기 웨이퍼의 배면이 십자형의 라인들이 서로 교차하는 형상으 로 구비되도록 하는 단계로 이루어진 것을 특징으로 하는 웨이퍼 레벨 반도체 패키지의 제조 방법.Forming grooves in a line shape along a rear surface of the wafer in a horizontal direction; And forming a groove having a line shape that crosses each other in a direction perpendicular to the formed horizontal line so that the back surface of the wafer is provided in a shape where the cross-shaped lines cross each other. Method of manufacture of the package. 제8항에 있어서,The method of claim 8, 상기 결함 흡수부을 형성하는 단계는,Forming the defect absorbing portion, 상기 결함 흡수부은 상기 홈에 충진된 몰딩 컴파운드를 제외한 나머지 폴딩 컴파운드를 그라운딩(Grinding)하는 단계를 더 포함하는 것을 특징으로 하는 웨이퍼 레벨 반도체 패키지의 제조 방법.The defect absorbing part further comprises the step of grounding (folding) the remaining compound other than the molding compound filled in the groove (Grinding).
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8866269B2 (en) 2012-07-16 2014-10-21 SK Hynix Inc. Semiconductor chips having improved solidity, semiconductor packages including the same and methods of fabricating the same
US10546765B2 (en) 2016-09-12 2020-01-28 Samsung Electronics Co., Ltd. Wafer perforating device

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010004529A (en) * 1999-06-29 2001-01-15 김영환 wafer level package and method of fabricating the same
KR20050059618A (en) * 2003-12-15 2005-06-21 삼성전자주식회사 Wafer level package and method for manufacturing the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010004529A (en) * 1999-06-29 2001-01-15 김영환 wafer level package and method of fabricating the same
KR20050059618A (en) * 2003-12-15 2005-06-21 삼성전자주식회사 Wafer level package and method for manufacturing the same

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8866269B2 (en) 2012-07-16 2014-10-21 SK Hynix Inc. Semiconductor chips having improved solidity, semiconductor packages including the same and methods of fabricating the same
US9324686B2 (en) 2012-07-16 2016-04-26 SK Hynix Inc. Semiconductor chips having improved solidity, semiconductor packages including the same and methods of fabricating the same
US10546765B2 (en) 2016-09-12 2020-01-28 Samsung Electronics Co., Ltd. Wafer perforating device

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