KR20050059618A - Wafer level package and method for manufacturing the same - Google Patents
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Abstract
본 발명은 웨이퍼 레벨 패키지 및 그 제조 방법에 관한 것으로, 웨이퍼 레벨 패키지 제조 중에 고온 공정으로 인하여 반도체 소자의 특성과 수율이 저하되는 문제를 해결하기 위한 것이다. 본 발명은 웨이퍼 레벨 패키지 제조 공정 중 다층의 폴리머층을 형성할 때 칩 윗면의 입출력 패드와 퓨즈 박스를 노출시키고, 이를 이용하여 EDS 테스트와 레이저 수리를 거쳐 수율 저하를 보상한 후에, 노출된 입출력 패드와 퓨즈 박스 위에 밀봉제를 덮는다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a wafer level package and a method for manufacturing the same, and to solve the problem of deterioration in characteristics and yield of semiconductor devices due to a high temperature process during wafer level package manufacturing. The present invention exposes the input and output pads and fuse box on the upper surface of the chip when forming a multi-layer polymer layer during the wafer-level package manufacturing process, using the same to compensate for the yield reduction through the EDS test and laser repair, and then exposed the input and output pads And put the sealant on the fuse box.
Description
본 발명은 반도체 패키지 기술에 관한 것으로서, 보다 구체적으로는 웨이퍼 레벨 패키지의 구조 및 그 제조 방법에 관한 것이다.TECHNICAL FIELD The present invention relates to semiconductor package technology, and more particularly, to a structure of a wafer level package and a method of manufacturing the same.
지난 수년간, 웨이퍼 상에서 패키지 제조 공정이 이루어지는 웨이퍼 레벨 패키지(wafer level package; WLP) 또는 웨이퍼 레벨 칩 스케일 패키지(wafer level chip scale package; WLCSP)가 차세대 패키지 기술로 주목을 받으며 개발되어 왔다. 게다가, 신뢰성이 검증된 노운 굳 다이(known good die; KGD)에 대한 요구가 더해져 웨이퍼 레벨 패키지에 대한 관심은 더욱 증대되고 있는 실정이다. Over the years, wafer level packages (WLPs) or wafer level chip scale packages (WLCSPs), which are packaged on a wafer, have been developed with attention as the next generation of packaging technology. In addition, the demand for known good die (KGD), whose reliability has been proven, has increased, and interest in wafer-level packages is increasing.
웨이퍼 레벨 패키지의 전형적인 구조가 도 1에 도시되어 있다. 도 1에 도시된 바와 같이, 종래의 웨이퍼 레벨 패키지(10)는 반도체 칩(11) 내부의 집적회로가 칩(11) 윗면의 입출력 패드(12)와 재배선(16)을 통해 솔더 볼(18)에 연결되는 구조이며, 이러한 구조가 웨이퍼 상태에서 일괄적으로 만들어진다는 점에 특징이 있다.A typical structure of a wafer level package is shown in FIG. As shown in FIG. 1, in the conventional wafer level package 10, an integrated circuit inside the semiconductor chip 11 may have solder balls 18 through input / output pads 12 and redistribution 16 on the top surface of the chip 11. Structure) is characterized in that such a structure is collectively made in a wafer state.
칩(11) 윗면에는 입출력 패드(12) 뿐만 아니라 퓨즈 박스(13)가 형성되며, 나머지 부분은 모두 불활성층(14)으로 덮여 있다. 그 위에 제1 폴리머층(15)이 두껍게 덮이며, 제1 폴리머층(15)을 부분적으로 제거하여 외부로 노출된 입출력 패드(12)로부터 제1 폴리머층(15)의 윗면을 따라 재배선(16)이 형성된다. 재배선(16)은 다시 제2 폴리머층(17)으로 덮이며, 제2 폴리머층(17)을 부분적으로 제거하여 외부로 노출된 재배선(16) 위에 솔더 볼(18)이 형성된다.The fuse box 13 as well as the input / output pad 12 are formed on the upper surface of the chip 11, and the remaining portions are all covered with the inactive layer 14. The first polymer layer 15 is thickly covered thereon, and the first polymer layer 15 is partially removed to redistribute along the top surface of the first polymer layer 15 from the input / output pad 12 exposed to the outside. 16) is formed. The redistribution 16 is again covered with the second polymer layer 17, and the solder balls 18 are formed on the redistribution 16 exposed to the outside by partially removing the second polymer layer 17.
이러한 웨이퍼 레벨 패키지(10)는 제품의 소형화, 제조 비용의 절감, 전기적 성능의 개선 등 여러 장점을 가지고 있다. 그러나, 웨이퍼 레벨 패키지(10)의 제조 과정에는 폴리머층(15, 17)의 경화(cure) 공정, 솔더 볼(18)의 리플로우(reflow) 공정과 같은 고온 공정이 불가피하게 포함되기 때문에, 이로 인하여 반도체 소자의 특성 저하(예를 들어, 디램(DRAM) 소자의 리프레쉬(refresh) 특성 저하) 및 수율 저하의 문제가 발생하고 있다.The wafer level package 10 has various advantages such as miniaturization of a product, reduction of manufacturing cost, and improvement of electrical performance. However, the manufacturing process of the wafer level package 10 inevitably includes high temperature processes such as the curing process of the polymer layers 15 and 17 and the reflow process of the solder balls 18. As a result, problems such as deterioration of the characteristics of the semiconductor device (for example, deterioration of the refresh characteristics of the DRAM device) and a decrease in yield have arisen.
따라서, 본 발명의 목적은 이러한 종래 기술에서의 문제점을 해결할 수 있는 웨이퍼 레벨 패키지의 구조와 그 제조 방법을 제공하고자 하는 것이다.Accordingly, it is an object of the present invention to provide a structure of a wafer level package and a method of manufacturing the same that can solve the problems in the prior art.
이러한 목적을 달성하기 위하여, 본 발명은 웨이퍼 레벨 패키지의 기본 제조 단계가 완료되면 전기적 칩 선별 테스트를 진행하여 특성이 나빠진 반도체 칩을 검사하고 레이저 수리 공정을 진행하여 저하된 수율을 보상하는 것을 특징으로 하는 웨이퍼 레벨 패키지의 제조 방법과 그에 적합한 패키지 구조를 제공한다.In order to achieve the above object, the present invention is characterized in that the completion of the basic manufacturing step of the wafer-level package, the electrical chip screening test to check the semiconductor chip is degraded characteristics and laser repair process to compensate for the lowered yield To provide a wafer level package manufacturing method and a package structure suitable therefor.
본 발명에 따른 웨이퍼 레벨 패키지는, 윗면에 형성된 입출력 패드와 퓨즈 박스를 포함하는 반도체 칩과; 상기 반도체 칩의 윗면을 덮도록 형성되며 적어도 상기 퓨즈 박스를 외부로 노출시키는 폴리머층과; 상기 폴리머층 위에 형성되는 솔더 볼과; 상기 입출력 패드와 상기 솔더 볼을 전기적으로 연결하는 재배선; 및 상기 노출된 퓨즈 박스를 덮도록 형성되는 밀봉제를 포함하여 이루어진다.A wafer level package according to the present invention includes: a semiconductor chip including an input / output pad and a fuse box formed on an upper surface thereof; A polymer layer formed to cover an upper surface of the semiconductor chip and exposing at least the fuse box to the outside; A solder ball formed on the polymer layer; Redistribution for electrically connecting the input / output pad and the solder ball; And a sealant formed to cover the exposed fuse box.
본 발명에 따른 웨이퍼 레벨 패키지에 있어서, 상기 입출력 패드는 상기 폴리머층의 외부로 노출되는 것이 바람직하며, 상기 밀봉제는 상기 입출력 패드를 덮는 것이 바람직하다.In the wafer level package according to the present invention, the input / output pad is preferably exposed to the outside of the polymer layer, and the sealant preferably covers the input / output pad.
본 발명에 따른 웨이퍼 레벨 패키지의 제조 방법은, 폴리머층을 통하여 반도체 칩 윗면의 퓨즈 박스를 노출시키는 단계를 포함하여 웨이퍼 레벨 패키지의 기본 구조를 제조하는 단계와; 상기 노출된 퓨즈 박스를 이용하여 레이저 수리를 진행하는 단계를 포함하여 전기적 칩 선별(EDS) 테스트를 진행하는 단계; 및 상기 노출된 퓨즈 박스를 덮도록 밀봉제를 형성하는 단계를 포함하여 이루어진다.A method of manufacturing a wafer level package according to the present invention comprises the steps of: manufacturing a basic structure of a wafer level package, including exposing a fuse box on a top surface of a semiconductor chip through a polymer layer; Conducting an electrical chip sorting (EDS) test, including performing laser repair using the exposed fuse box; And forming a sealant to cover the exposed fuse box.
본 발명에 따른 웨이퍼 레벨 패키지의 제조 방법에 있어서, 상기 웨이퍼 레벨 패키지의 기본 구조 제조 단계는 상기 반도체 칩 윗면의 입출력 패드를 노출시키는 단계를 더 포함하는 것이 바람직하며, 상기 전기적 칩 선별 테스트 단계는 상기 노출된 입출력 패드를 통하여 이루어지는 것이 바람직하고, 상기 밀봉제를 형성하는 단계는 상기 노출된 입출력 패드를 덮는 단계를 포함하는 것이 바람직하다. 또한, 상기 밀봉제를 형성하는 단계 이전 또는 이후에 개별 패키지로 분리하는 단계를 더 포함할 수 있다.In the method of manufacturing a wafer level package according to the present invention, the manufacturing of the basic structure of the wafer level package may further include exposing the input / output pads on the upper surface of the semiconductor chip. Preferably, it is made through the exposed input and output pads, and the forming of the sealant preferably includes covering the exposed input and output pads. In addition, the method may further include the step of separating the individual package before or after the forming of the sealant.
이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다. 첨부 도면에 있어서 일부 구성요소는 도면의 명확한 이해를 돕기 위해 다소 과장되거나 개략적으로 도시되거나 또는 생략되었으며, 도면을 통틀어 동일한 구성요소 또는 대응하는 구성요소는 동일한 참조 번호를 사용하였다. 특히, 첨부 도면은 하나의 개별 패키지(또는 그 일부)만을 도시하고 있으나, 도시된 구조 또는 제조 과정이 웨이퍼 전체에 걸쳐(즉, 웨이퍼 레벨에) 동일하게 적용될 수 있음은 자명한 사실이다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the accompanying drawings, some of the components are somewhat exaggerated, schematically illustrated or omitted in order to facilitate a clear understanding of the drawings, and the same components or corresponding components throughout the drawings used the same reference numerals. In particular, although the accompanying drawings show only one individual package (or a portion thereof), it is obvious that the illustrated structure or fabrication process can be applied equally throughout the wafer (ie, at the wafer level).
실시예Example
도 2는 본 발명의 실시예에 따른 웨이퍼 레벨 패키지(20)의 구조를 나타내는 단면도이다. 도 2를 참조하면, 웨이퍼 레벨 패키지(20)는 전체적으로 종래와 동일한 구조를 가지나, 칩(11) 윗면의 입출력 패드(12)와 퓨즈 박스(13)가 폴리머층(15, 17) 외부로 노출되어 있고 노출된 부분에 밀봉제(19)가 덮여 있는 것이 특징이다. 노출된 입출력 패드(12)와 퓨즈 박스(13)는 전기적 칩 선별 테스트와 레이저 수리 공정에 이용하기 위한 것이다.2 is a cross-sectional view showing the structure of a wafer level package 20 according to an embodiment of the present invention. Referring to FIG. 2, the wafer level package 20 has the same structure as before, but the input / output pad 12 and the fuse box 13 of the upper surface of the chip 11 are exposed to the outside of the polymer layers 15 and 17. And the sealant 19 is covered on the exposed part. The exposed input / output pads 12 and the fuse box 13 are for use in electrical chip sorting tests and laser repair processes.
본 발명의 실시예에 따른 웨이퍼 레벨 패키지의 개략적인 제조 과정이 도 3에 도시되어 있다. 도 2와 도 3을 참조하면, 기본적인 웨이퍼 레벨 패키지 제조 공정(31)을 완료하고 나서, 전기적 칩 선별 테스트(32, electrical die sorting(EDS) test)를 실시한다. 패키지 기본 구조의 제조 공정(31)은 도 2에 도시된 패키지 구조(20) 중에서 밀봉제(19)를 제외한 나머지 구조 모두를 제조하는 단계이며, 뒤에서 자세히 설명될 것이다.A schematic manufacturing process of a wafer level package according to an embodiment of the present invention is shown in FIG. 3. 2 and 3, after completing the basic wafer level package manufacturing process 31, an electrical die sorting test (EDS) 32 is performed. The manufacturing process 31 of the package base structure is a step of manufacturing all of the remaining structures except the sealant 19 in the package structure 20 shown in FIG. 2, which will be described in detail later.
EDS 테스트(32)는 선-테스트(33, pre-laser test), 레이저 수리(34, laser repair), 후-테스트(34, post-laser test)를 포함한다. 선-테스트(33)는 노출된 입출력 패드(12)에 탐침(probe)을 접촉시켜 반도체 칩(11)의 전기적 특성을 검사하는 단계이다. 레이저 수리(34)는, 선-테스트 단계(33)에서 칩의 회로에 결함이 발견될 경우, 결함이 있는 회로와 연결된 퓨즈 박스(13)를 레이저로 끊어 수리하는 단계이다. 후-테스트(35)는 레이저 수리(34) 후 전기적 특성을 다시 검사하는 단계이다. EDS 테스트(32)에는 스피드 테스트(speed test), 웨이퍼 레벨 번-인(wafer level burn-in)과 같은 테스트가 추가될 수 있다.The EDS test 32 includes a pre-laser test 33, a laser repair 34, and a post-laser test 34. The pre-test 33 is a step of examining the electrical characteristics of the semiconductor chip 11 by contacting a probe to the exposed input / output pad 12. The laser repair 34 is to repair a laser by breaking a fuse box 13 connected to the defective circuit when a defect is found in the circuit of the chip in the pre-test step 33. Post-test 35 is a step of re-inspecting the electrical properties after laser repair 34. Tests such as speed tests, wafer level burn-in may be added to the EDS test 32.
EDS 테스트(32)를 완료하고 나면, 밀봉 공정(36)과 개별 패키지 분리 공정(37)을 진행한다. 밀봉 공정(36)은 외부로 노출된 입출력 패드(12)와 퓨즈 박스(13)에 밀봉제(19)를 덮어 산화나 부식 등 외부의 오염으로부터 칩(11)을 보호하기 위한 단계이다. 밀봉제(19)는 에폭시(epoxy)와 같이 밀봉(encapsulation) 또는 언더필(underfill)에 사용되는 물질이 모두 가능하다. 밀봉 공정(36)은 개별 패키지 분리 공정(37) 이후에 칩 레벨에서 진행할 수도 있다.After the EDS test 32 is completed, the sealing process 36 and the separate package separation process 37 proceed. The sealing process 36 is a step for protecting the chip 11 from external contamination such as oxidation or corrosion by covering the sealant 19 with the input / output pad 12 and the fuse box 13 exposed to the outside. The sealant 19 can be any material used for encapsulation or underfill, such as epoxy. The sealing process 36 may proceed at the chip level after the individual package separation process 37.
도 4a 내지 도 4e에는 전술한 패키지 기본 구조의 제조 공정(31)이 세부적으로 도시되어 있다. 먼저, 도 4a에 도시된 바와 같이, 통상적인 웨이퍼 제조 공정을 통하여 반도체 칩(11)을 제조한다. 반도체 칩(11)의 윗면에는 입출력 패드(12)와 퓨즈 박스(13)가 형성되며 나머지 부분은 불활성층(14)으로 덮인다.4A to 4E are shown in detail the manufacturing process 31 of the aforementioned package base structure. First, as shown in FIG. 4A, a semiconductor chip 11 is manufactured through a conventional wafer manufacturing process. The input / output pad 12 and the fuse box 13 are formed on the upper surface of the semiconductor chip 11, and the rest of the semiconductor chip 11 is covered with the inactive layer 14.
이어서, 도 4b에 도시된 바와 같이, 제1 폴리머층(15)을 전면 도포한 후, 입출력 패드(12)와 퓨즈 박스(13)를 노출시키는 개구부(15a, 15b)를 각각 형성한다. 이 단계에서 종래 기술은 입출력 패드(12)만을 노출시키는데 반하여, 본 발명에서는 퓨즈 박스(13)도 같이 노출시켜 전술한 레이저 수리 공정이 가능하도록 한다. 이 단계에서 제1 폴리머층(15)을 통하여 노출된 입출력 패드(12)와 퓨즈 박스(13)의 레이아웃(layout)이 도 5a에 도시되어 있다.Subsequently, as shown in FIG. 4B, after the first polymer layer 15 is completely coated, the openings 15a and 15b exposing the input / output pad 12 and the fuse box 13 are formed, respectively. In this step, the conventional technology exposes only the input / output pad 12, whereas in the present invention, the fuse box 13 is also exposed to enable the laser repair process described above. A layout of the input / output pad 12 and the fuse box 13 exposed through the first polymer layer 15 at this stage is shown in FIG. 5A.
이어서, 도 4c에 도시된 바와 같이, 재배선(16)을 형성한다. 재배선(16)은 입출력 패드(12)로부터 제1 폴리머층(15)의 윗면을 따라 길게 형성된다. 재배선(16)은 종래와 달리 퓨즈 박스(13)를 지나지 않도록 한다. 입출력 패드(12)와 반대쪽에 있는 재배선(16)의 끝부분은 솔더 볼 랜드(16a, solder ball land)가 된다.Subsequently, as shown in FIG. 4C, the redistribution 16 is formed. The redistribution line 16 is formed to extend along the upper surface of the first polymer layer 15 from the input / output pad 12. The redistribution 16 does not pass through the fuse box 13 unlike the conventional art. An end portion of the redistribution 16 opposite to the input / output pad 12 becomes a solder ball land 16a.
계속해서, 도 4d에 도시된 바와 같이, 재배선(16)과 제1 폴리머층(15)을 덮는 제2 폴리머층(17)을 형성한 후, 솔더 볼 랜드(16a)와 입출력 패드(12)와 퓨즈 박스(13)를 노출시키는 개구부(17a, 17b, 17c)를 각각 형성한다. 이 단계에서 종래 기술은 솔더 볼 랜드(16a)만을 노출시키는데 반하여, 본 발명에서는 입출력 패드(12)와 퓨즈 박스(13)도 동시에 노출시켜 전술한 EDS 테스트와 레이저 수리가 가능하도록 한다. 이 단계에서 제2 폴리머층(17)을 통하여 노출된 입출력 패드(12), 퓨즈 박스(13), 솔더 볼 랜드(16a)의 레이아웃이 도 5b에 도시되어 있다.Subsequently, as shown in FIG. 4D, after the second polymer layer 17 covering the redistribution 16 and the first polymer layer 15 is formed, the solder ball lands 16a and the input / output pads 12 are formed. And openings 17a, 17b, 17c exposing the fuse box 13, respectively. In this step, the conventional technique exposes only the solder ball land 16a, whereas in the present invention, the input / output pad 12 and the fuse box 13 are simultaneously exposed to enable the above EDS test and laser repair. The layout of the input / output pad 12, the fuse box 13, and the solder ball lands 16a exposed through the second polymer layer 17 at this stage is shown in FIG. 5B.
이어서, 도 4e에 도시된 바와 같이, 솔더 볼 랜드(16a) 위에 솔더 볼(18)을 형성한다. 이후, 전술한 EDS 테스트를 진행하여 칩 회로의 결함을 검사하고 수리함으로써 고온 공정을 거치면서 저하된 수율을 보상한다. 그리고 나서, 입출력 패드(12)와 퓨즈 박스(13)를 보호하기 위하여 전술한 밀봉 공정을 진행한다.Subsequently, as shown in FIG. 4E, solder balls 18 are formed on the solder ball lands 16a. Thereafter, the above EDS test is performed to check and repair defects in the chip circuit to compensate for the lowered yield during the high temperature process. Then, the above-described sealing process is performed to protect the input / output pad 12 and the fuse box 13.
이렇게 하여 제조된 웨이퍼 레벨 패키지(20)의 평면 구조가 도 6에 도시되어 있다. 도 6은 폴리머층을 모두 생략하고 칩(11) 윗면에 형성되는 입출력 패드(12), 퓨즈 박스(13), 재배선(16), 솔더 볼(18), 밀봉제(19)의 배치 형태를 보여주고 있다.The planar structure of the wafer level package 20 thus produced is shown in FIG. FIG. 6 shows the arrangement of the input / output pads 12, the fuse box 13, the redistribution 16, the solder balls 18, and the sealant 19 formed on the upper surface of the chip 11 without omitting all the polymer layers. Is showing.
이상 설명한 실시예는 본 발명의 바람직한 구현예에 지나지 않으며, 그밖에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은 자명하다. 예를 들어, 전술한 실시예는 2층 구조의 폴리머층을 사용하였으나 그 이상의 다층 폴리머 구조도 가능하여, 입출력 패드를 통하여 EDS 테스트를 진행하였으나 경우에 따라서는 솔더 볼을 이용할 수도 있다. 또한, 밀봉제를 덮는 부위도 다양하게 변형시킬 수 있다. 그러한 예가 도 7a 내지 도 7c에 도시되어 있다.Embodiments described above are merely preferred embodiments of the present invention, it is obvious that other modifications based on the technical idea of the present invention can be carried out. For example, the above-described embodiment uses a polymer layer having a two-layer structure, but more multilayer polymer structures are possible, and the EDS test is performed through input / output pads. However, in some cases, solder balls may be used. In addition, the portion covering the sealant may be variously modified. Such an example is shown in FIGS. 7A-7C.
도 7a는 노출된 입출력 패드(12)와 퓨즈 박스(13) 뿐만 아니라 제2 폴리머층(17) 전체를 덮도록 밀봉제(19a)를 형성하는 경우이다. 이 경우는 밀봉제(19a)가 솔더 볼(18)을 지지하여 솔더 볼(18)의 안정성을 높일 수 있다.FIG. 7A illustrates a case in which the sealant 19a is formed to cover not only the exposed input / output pad 12 and the fuse box 13 but also the entire second polymer layer 17. In this case, the sealing agent 19a can support the solder ball 18, and can improve the stability of the solder ball 18. FIG.
도 7b는 입출력 패드(12)를 노출시키지 않은 경우로, 이 경우에는 솔더 볼(18)을 이용하여 EDS 테스트를 진행하며 밀봉제(19b)는 노출된 퓨즈 박스(13)에만 형성해도 된다.7B is a case where the input / output pad 12 is not exposed. In this case, the EDS test is performed using the solder balls 18, and the sealant 19b may be formed only on the exposed fuse box 13.
도 7c는 입출력 패드(12)도 노출되어 있지만 밀봉제(19c)는 퓨즈 박스(13)에만 형성되는 경우이다. 필요에 따라서는 이와 같은 경우도 가능할 것이다.In FIG. 7C, the input / output pad 12 is also exposed, but the sealant 19c is formed only in the fuse box 13. If necessary, such a case may be possible.
이상 설명한 바와 같이, 본 발명에 따른 웨이퍼 레벨 패키지의 구조 및 그 제조 방법은 웨이퍼 레벨 패키지의 제조 단계에서 입출력 패드와 퓨즈 박스를 노출시킨 후, 이를 이용하여 EDS 테스트와 레이저 수리 공정을 실시할 수 있다. 따라서, 고온 공정을 거치면서 특성이 나빠진 반도체 소자를 웨이퍼 레벨에서 검사하여 신뢰성을 높일 수 있고 저하된 수율을 보상할 수 있다. 또한, EDS 테스트와 레이저 수리 공정 후에 밀봉 공정을 진행하여 입출력 패드와 퓨즈 박스를 외부 환경으로부터 보호할 수 있다.As described above, the structure of the wafer-level package and the method of manufacturing the same according to the present invention may expose the input / output pad and the fuse box at the manufacturing stage of the wafer-level package, and then use the same to perform an EDS test and a laser repair process. . Accordingly, the semiconductor device, which has degraded characteristics during the high temperature process, may be inspected at the wafer level to increase reliability and compensate for the lowered yield. In addition, after the EDS test and laser repair process, the sealing process can be performed to protect the input / output pad and the fuse box from the external environment.
본 명세서와 도면에는 본 발명의 바람직한 실시예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다.In the present specification and drawings, preferred embodiments of the present invention have been disclosed, and although specific terms have been used, these are merely used in a general sense to easily explain the technical contents of the present invention and to help the understanding of the present invention. It is not intended to limit the scope.
도 1은 종래 기술에 따른 웨이퍼 레벨 패키지의 구조를 나타내는 단면도이다.1 is a cross-sectional view showing the structure of a wafer level package according to the prior art.
도 2는 본 발명의 실시예에 따른 웨이퍼 레벨 패키지의 구조를 나타내는 단면도이다.2 is a cross-sectional view illustrating a structure of a wafer level package according to an embodiment of the present invention.
도 3은 본 발명의 실시예에 따른 웨이퍼 레벨 패키지의 개략적인 제조 과정을 나타내는 공정 흐름도이다.3 is a process flow diagram illustrating a schematic manufacturing process of a wafer level package according to an embodiment of the invention.
도 4a 내지 도 4e는 본 발명의 실시예에 따른 웨이퍼 레벨 패키지의 세부 제조 단계를 나타내는 단면도이다.4A through 4E are cross-sectional views illustrating detailed manufacturing steps of a wafer level package according to an embodiment of the present invention.
도 5a 및 도 5b는 본 발명의 실시예에 따른 웨이퍼 레벨 패키지의 주요 제조 단계별 레이아웃을 나타내는 평면도이다.5A and 5B are plan views showing the main manufacturing step layout of the wafer level package according to the embodiment of the present invention.
도 6은 본 발명의 실시예에 따른 웨이퍼 레벨 패키지의 평면 구조를 나타내는 평면도이다.6 is a plan view illustrating a planar structure of a wafer level package according to an embodiment of the present invention.
도 7a 내지 도 7c는 본 발명의 다른 실시예에 따른 웨이퍼 레벨 패키지의 구조를 나타내는 단면도이다.7A to 7C are cross-sectional views illustrating a structure of a wafer level package according to another embodiment of the present invention.
<도면에 사용된 주요 참조 번호의 설명><Description of Main Reference Numbers Used in Drawings>
10, 20: 웨이퍼 레벨 패키지(wafer level package)10, 20: wafer level package
11: 반도체 칩(semiconductor chip)11: semiconductor chip
12: 입출력 패드(input/output pad)12: input / output pad
13: 퓨즈 박스(fuse box)13: fuse box
14: 불활성층(passivation layer)14: passivation layer
15: 제1 폴리머층(first polymer layer)15: first polymer layer
16: 재배선(redistributed metal line)16: redistributed metal line
17: 제2 폴리머층(second polymer layer)17: second polymer layer
18: 솔더 볼(solder ball)18: solder ball
19, 19a, 19b, 19c: 밀봉제(encapsulant 또는 underfill material)19, 19a, 19b, 19c: encapsulant or underfill material
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