KR100764383B1 - 반도체 장치 - Google Patents

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미쯔오 우사미
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가부시키가이샤 히타치세이사쿠쇼
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Abstract

제1 난수(11)와 제1 난수(11) 이외(인식 번호(17) 등)의 정보를 기억하는 메모리(16)를 가지고, 제1 난수(11)의 수치에 따라서, 시간차를 가지고 메모리(16) 내의 정보를 비접촉으로 송출하는 IC 칩(12)으로서, IC 칩(12)의 메모리 어드레스 카운터(13)에 제1 난수(11)를 시간차 제어를 위하여 설정함으로써, 메모리 어드레스 카운터(13)를 메모리 데이터의 송출 제어와 겸용할 수 있어, 간결하게 논리를 구성할 수 있다. 이상에 의해서 작은 사이즈, 즉, 0.5mm각 이하의 사이즈로 폭주 제어가 가능한 반도체 장치를 구성할 수 있게 된다.
제1 난수, 제2 난수, IC 칩, 메모리 어드레스 카운터, 에러 검출 코드, 메모리

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치에 관한 것으로, 특히 IC 태그 등에 이용되는 폭주 제어 기능을 갖는 IC 칩의 구성에 적용하기에 유효한 기술에 관한 것이다.
예를 들면, 본 발명자가 검토한 기술로서, 수신 장치와 복수의 IC 태그 사이에서, 신호를 수수함으로써, IC 태그의 식별을 행할 때, 복수의 IC 태그로부터의 신호에 의한 폭주를 제어하는 수단으로서, 이하의 기술을 생각할 수 있다.
우선, IC 태그가 수신 장치로부터의 송신 요구에 대하여, 그 IC 태그 안에 갖는 인식 번호를 1비트씩 송신한다. 수신 장치는, 수신한 인식 번호의 1비트를 IC 태그에 반송한다. 그리고, IC 태그는, 반송된 1비트와 송신한 1비트를 비교하여, 동일하면 다음의 1비트를 송신하고, 다르면 다른 IC 태그가 존재하고 있는 것으로 되기 때문에, 송신을 정지한다. 그리고, 모든 비트를 송신하고, 수신 장치가 정상적으로 인식 번호를 수신하였다는 연락을 받으면, 그 IC 태그는 그 이후의 응답을 전부 종료한다. 이 시퀀스를 반복함으로써 복수의 IC 태그가 존재하여도 개별로 인식하는 것이 가능하게 된다(예를 들면, 일본 특표평10-021691호 공보 참조).
<발명의 개시>
그런데, 상기와 같은 IC 태그 등의 폭주를 제어하는 기술에 대하여, 본 발명자가 검토한 결과, 이하와 같은 사실이 명확해졌다.
예를 들면, 상기한 방법에서는, 복수의 IC 태그를 식별하기 위해 복잡한 논리 회로를 필요로 한다. 왜냐하면, IC 태그는, 인식 번호의 복수 비트를 연속해서 송신하는 것은 하지 않고, 1비트 단위로 수신 장치와의 송수신을 반복하기 때문에, 복잡한 커맨드를 필요로 하여, 동작 스테이지 수가 많아, 복잡한 플립플롭을 필요로 하여, 송수신의 절환을 복잡하게 제어할 필요가 있으며, 메모리 어드레스 카운터에 복잡한 제어를 필요로 하여, 데이터의 비교 회로를 필요로 하기 때문이다.
이 논리 회로의 복잡성에 의해서, 반도체 장치의 사이즈가 커지고, 이는, 반도체 장치의 코스트 상승을 초래하게 되어, IC 태그의 보급을 저해하는 요인으로도 된다.
따라서, 본 발명의 목적은, IC 태그 등에 실장되는 IC 칩 등에서, 폭주 제어 기능을 간단한 논리로 구성하여, 작은 사이즈의 폭주 제어 기능을 갖는 반도체 장치를 제공하는 것이다.
본 발명의 상기 및 그 밖의 목적과 신규한 특징은, 본 명세서의 기술 및 첨부 도면에서 명확하게 될 것이다.
본원에서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면, 다음과 같다.
상기의 과제를 해결하는 제1 수단은, 비접촉으로 정보를 송출하는 반도체 장치 중에, 제1 난수와 상기 제1 난수 이외의 정보를 기억하는 메모리를 갖고, 상기 제1 난수의 수치에 따라서, 시간 차를 갖고 메모리 내의 정보를 송출하는 반도체 장치에 있어서, 상기 반도체 장치의 메모리 어드레스 카운터에는 상기 제1 난수를 시간 차 제어를 위해 설정되는 것을 특징으로 하는 반도체 장치로 하는 것이다.
상기의 과제를 해결하는 제2 수단은, 비접촉으로 정보를 송출하는 복수의 반도체 장치 중에, 제1 난수와 상기 제1 난수 이외의 정보를 기억하는 메모리를 갖고, 상기 복수의 반도체 장치가 외부로부터의 클럭에 동기하여 동작하고, 상기 반도체 장치의 외부에 있는 수신 장치에 있어서, 상기 복수의 반도체 장치가 동작하고 있는 것을 검출했을 때, 상기 제1 난수의 수치에 따라서, 각각의 반도체 장치가 시간 차를 갖고 상기 반도체 장치 내에 있는 메모리 내의 정보를 송출하는 것을 특징으로 하는 반도체 장치로 하는 것이다.
상기의 과제를 해결하는 제3 수단은, 비접촉으로 정보를 송출하는 복수의 반도체 장치 중에, 제1 난수와 제2 난수와 상기 제1 및 제2 난수 이외의 정보를 기억하는 메모리를 갖고, 상기 복수의 반도체 장치가 외부로부터의 클럭에 동기하여 동작하고, 상기 반도체 장치의 외부에 있는 수신 장치에 있어서, 복수의 반도체 장치가 동작하고 있는 것을 검출했을 때, 상기 제1 난수의 수치에 따라서, 각각의 반도체 장치가 시간 차를 갖고 해당 반도체 내에 있는 메모리 내의 정보를 송출하고, 또한 상기 수신 장치에 있어서, 복수의 반도체 장치가 동일한 제1 난수를 소유하는 것을 검출하였을 때, 반도체 장치의 상기 제2 난수의 수치에 따라서, 각각의 반도체 장치가 시간 차를 갖고 상기 반도체 내에 있는 메모리 내의 정보를 송출하는 것을 특징으로 하는 반도체 장치로 하는 것이다.
상기의 과제를 해결하는 제4 수단은, 비접촉으로 정보를 송출하는 반도체 장치 중에, 제1 난수와 상기 제1 난수 이외의 정보를 기억하는 메모리를 갖고, 상기 제1 난수의 수치에 따라서, 시간 차를 갖고 메모리 내의 정보를 송출하는 반도체 장치에 있어서, 상기 메모리는 에러 검출 코드를 더 기억하고, 복수의 반도체 장치가 외부의 클럭에 동기하여 동작할 때, 상기 복수의 반도체 장치로부터 상기 에러 검출 코드도 송출되고, 수신 장치에 있어서, 상기 에러 검출 코드는 논리적 합으로 수신되고, 단수인 경우에서는 출현하지 않는 에러 검출 코드인 것을 인식하고, 수신 장치에 있어서 복수의 반도체 장치가 동작하고 있는 것을 검출하는 것을 특징으로 하는 반도체 장치로 하는 것이다.
상기의 과제를 해결하는 제5 수단은, 비접촉으로 정보를 송출하는 반도체 장치 중에, 제1 난수와 상기 제1 난수 이외의 정보를 기억하는 메모리를 갖고, 상기 제1 난수의 수치에 따라서, 시간 차를 갖고 메모리 내의 정보를 송출하는 반도체 장치에 있어서, 반도체 장치 내에 제1 난수와 동일한 비트 수의 카운터를 갖고, 제1 난수를 상기 카운터에 설정하고, 외부로부터의 클럭에 의해 카운터를 변화시켜, 상기 카운터의 내용이 특정한 코드에 도달했을 때에 상기 반도체 장치 내에 있는 메모리 내의 정보를 송출하는 것을 특징으로 하는 반도체 장치로 하는 것이다.
상기의 과제를 해결하는 제6 수단은, 비접촉으로 정보를 송출하는 반도체 장치 중에, 제1 난수와 상기 제1 난수 이외의 정보를 기억하는 메모리를 갖고, 상기 제1 난수의 수치에 따라서, 시간 차를 갖고 메모리 내의 정보를 송출하는 반도체 장치에 있어서, 상기 반도체 장치의 외부로부터 반송파 신호가 L레벨로부터 H레벨 로 일정 시간 계속되고, 그 후, 일단 L레벨로 떨어져, 일정 시간 경과 후에 다시 H레벨로 되었을 때에 최초의 클럭이라고 인식하는 것을 특징으로 하는 반도체 장치로 하는 것이다.
상기의 과제를 해결하는 제7 수단은, 비접촉으로 정보를 송출하는 반도체 장치 중에, 제1 난수와 상기 제1 난수 이외의 정보를 기억하는 메모리를 갖고, 상기 제1 난수의 수치에 따라서, 시간 차를 갖고 메모리 내의 정보를 송출하는 반도체 장치에 있어서, 상기 반도체 장치 중에는, 상기 메모리의 어드레스를 나타내는 카운터를 유지하고, 상기 카운터는 상기 제1 난수의 수치를 설정하여 카운트 동작하는 것과 겸용하는 것을 특징으로 하는 반도체 장치로 하는 것이다.
상기의 과제를 해결하는 제8 수단은, 비접촉으로 정보를 송출하는 복수의 반도체 장치 중에, 제1 난수와 제2 난수와 상기 제1 및 제2 난수 이외의 정보를 기억하는 메모리를 갖고, 상기 복수의 반도체 장치가 외부로부터의 클럭에 동기하여 동작하고, 수신 장치에 있어서, 복수의 반도체 장치가 동작하고 있는 것을 검출했을 때, 상기 제1 난수의 수치에 따라서, 각각의 반도체 칩이 시간 차를 갖고 상기 반도체 장치 내에 있는 메모리 내의 정보를 송출하고, 또한 수신 장치에 있어서, 복수의 반도체 장치가 동일한 제1 난수를 소유하는 것을 검출했을 때, 반도체 장치의 상기 제2 난수의 수치에 따라서, 각각의 반도체 장치가 시간 차를 갖고 상기 반도체 내에 있는 메모리 내의 정보를 송출하는 반도체 장치에 있어서, 상기 반도체 장치 중에는, 상기 메모리의 어드레스를 나타내는 카운터를 유지하고, 상기 카운터는 상기 제2 난수의 수치를 설정하여 카운트 동작하는 것과 겸용하는 것을 특징으로 하는 반도체 장치로 하는 것이다.
상기의 과제를 해결하는 제9 수단은, 비접촉으로 정보를 송출하는 복수의 반도체 장치 중에, 제1 난수와 제2 난수와 상기 제1 및 제2 난수 이외의 정보를 기억하는 메모리를 갖고, 상기 복수의 반도체 장치가 외부로부터의 클럭에 동기하여 동작하고, 수신 장치에 있어서, 복수의 반도체 장치가 동작하고 있는 것을 검출하였을 때, 상기 제1 난수의 수치에 따라서, 각각의 반도체 장치가 시간 차를 갖고 상기 반도체 장치 내에 있는 메모리 내의 정보를 송출하고, 또한 수신 장치에 있어서, 복수의 반도체 장치가 동일한 제1 난수를 소유하는 것을 검출했을 때, 반도체 장치의 상기 제2 난수의 수치에 따라서, 각각의 반도체 장치가 시간 차를 갖고 상기 반도체 장치 내에 있는 메모리 내의 정보를 송출하는 반도체 장치에 있어서, 상기 반도체 장치 중에는, 상기 메모리의 어드레스를 나타내는 카운터를 유지하고, 상기 카운터는 상기 제2 난수의 수치를 설정하여 카운트 동작하는 것과 겸용으로 하는 반도체 장치에 있어서, 상기 제2 난수의 수치를 설정하기 위한 신호는, 외부로부터의 최후의 클럭 신호가 H레벨로부터 L레벨로 변한 후에 특정한 변조 기간이 존재하고, 해당 일정 시간 후에 반송파가 초기의 반송파의 진폭으로 되돌아가는 타이밍을 얻음으로써 실현하는 것을 특징으로 하는 반도체 장치로 하는 것이다.
상기의 과제를 해결하는 제10 수단은, 비접촉으로 정보를 송출하는 복수의 반도체 장치 중에, 제1 난수와 제2 난수와 상기 제1 및 제2 난수 이외의 정보를 기억하는 메모리를 갖고, 상기 복수의 반도체 장치가 외부로부터의 클럭에 동기하여 동작하고, 수신 장치에 있어서, 복수의 반도체 장치가 동작하고 있는 것을 검출하였을 때, 상기 제1 난수의 수치에 따라서, 각각의 반도체 장치가 시간 차를 갖고 상기 반도체 장치 내에 있는 메모리 내의 정보를 송출하고, 또한 수신 장치에 있어서, 복수의 반도체 장치가 동일한 제1 난수를 소유하는 것을 검출했을 때, 반도체 장치의 상기 제2 난수의 수치에 따라서, 각각의 반도체 장치가 시간 차를 갖고 상기 반도체 장치 내에 있는 메모리 내의 정보를 송출하는 반도체 장치에 있어서, 상기 반도체 장치 중에는, 상기 메모리의 어드레스를 나타내는 카운터를 유지하고, 상기 카운터는 상기 제2 난수의 수치를 설정하여 카운트 동작하는 것과 겸용으로 하는 반도체 장치에 있어서, 상기 반도체 장치 내에는, 상기 카운터가 메모리의 어드레스를 나타내는 카운터로서 사용되고 있는 것을 나타내는 플립플롭이 존재하는 것을 특징으로 하는 반도체 장치로 하는 것이다.
본원에서 개시되는 발명 중, 대표적인 것에 의해서 얻어지는 효과를 간단히 설명하면, 이하와 같다.
(1) 심플한 논리 회로를 구성하여 폭주 제어용 IC 태그를 실현하는 것이 가능해진다.
(2) 커맨드를 필요로 하지 않으므로, 그 때문에 복잡한 디코드 회로가 불필요하여, 간결히 논리를 구성할 수 있다.
(3) 동작 스테이지에 반복이 많기 때문에, 제어하는 플립플롭을 적게 할 수 있어, 간결한 논리를 구성할 수 있다.
(4) 메모리 어드레스 카운터를 메모리 데이터의 송출 제어와 겸용할 수가 있어, 간결히 논리를 구성할 수 있다.
(5) 상기(1)∼(4)에 의해, 작은 사이즈, 즉 0.5mm 각 이하의 사이즈로 폭주 제어가 가능한 반도체 장치를 구성하는 것이 가능해진다.
도 1은 본 발명의 실시 형태 1인 반도체 장치의 구성을 도시하는 블록도.
도 2는 본 발명의 실시 형태 2인 반도체 장치의 구성을 도시하는 블록도.
도 3은 본 발명의 실시 형태 3에서, 반도체 장치의 수신 신호를 나타내는 신호 파형 도면.
도 4는 본 발명의 실시 형태 4에서, 복수의 IC 태그가 존재하는 경우의 폭주 제어의 방법을 나타내는 설명도.
도 5(a)∼(c)는 본 발명의 실시 형태 5에서, 본 발명의 실시 형태 1∼3의 반도체 장치를 실장한 IC 태그를 나타내는 구성도.
<발명을 실시하기 위한 최량의 형태>
이하, 본 발명의 실시 형태를 도면에 기초하여 상세히 설명한다. 또한, 실시 형태를 설명하기 위한 전체 도면에 있어서, 동일한 부재에는 동일한 부호를 붙여, 그 반복 설명은 생략한다.
(실시 형태 1)
도 1은 본 발명의 실시 형태 1인 반도체 장치의 구성을 도시하는 블록도이다.
우선, 도 1에 의해, 본 실시의 형태 1의 반도체 장치의 구성의 일례를 설명한다. 본 실시의 형태 1의 반도체 장치는, 예를 들면, IC 칩(12)으로 되고, 메모 리 어드레스 카운터(13), 안테나(14), 정류 회로(15), 메모리(16), 제1 플립플롭(18) 등으로 구성되어 있다.
메모리(16) 내에는, 제1 난수(11), 인식 번호(17) 등의 정보가 미리 기입되어 있다.
메모리 어드레스 카운터(13)는, 메모리(16)의 비트 어드레스를 나타내는 카운터로서, 제1 난수(11)와 동일한 비트 수를 갖는다.
다음으로, 도 1에 의해, 본 실시의 형태 1의 반도체 장치의 동작을 설명한다. 우선, 안테나(14)가 외부로부터의 전자파를 받아, 정류 회로(15)에서 직류 전압이 생성된다.
그리고, 제1 플립플롭(18)은, 초기 상태로서 "H"로 설정되고, 이 때, 메모리(16) 내의 제1 난수(11)가, 메모리 어드레스 카운터(13)에 설정된다.
다음으로, 외부에 있는 수신 장치로부터의 클럭을 수신하고, 메모리 어드레스 카운터(13)는 카운트 업 또는 카운트 다운을 행한다.
그리고, 메모리 어드레스 카운터(13)의 내용이 특정한 코드(예를 들면, "0")에 도달하였을 때, 제1 플립플롭(18)이 "L"로 설정되고, 인식 번호(17) 등의 메모리(16) 내의 정보가, 정류 회로(15) 및 안테나(14)를 통하여 외부의 수신 장치에 송신된다.
즉, 제1 난수(11)의 수치에 따라서, 시간 차를 갖고, 인식 번호(17) 등의 메모리(16) 내의 정보가 IC 칩(12)으로부터 송출되게 된다.
또한, 비접촉으로 정보를 송출하는 IC 칩(12)이 복수개 존재하는 경우, 상기 복수의 IC 칩(12)이 외부로부터의 클럭에 동기하여 동시에 동작한다. 이 경우에는, 각각의 IC 칩(12)의 메모리(16) 중에는, 미리, 제1 난수(11)가 무작위로 기입되어 있기 때문에, 상기 제1 난수(11)의 수치에 따라서, 각각의 IC 칩(12)이 시간 차를 갖고 상기 IC 칩(12)의 메모리(16) 내의 정보를 송출한다.
또한, 메모리 어드레스 카운터(13)는, 메모리(16)의 비트 어드레스를 나타냄과 함께, 제1 난수(11)의 수치를 설정하여 카운트 동작하는 것과 겸용하고 있기 때문에, 심플한 회로 구성으로 폭주 제어를 행하는 것이 가능해진다.
다음으로, 제1 플립플롭(18)의 기능을 간단히 설명한다. 상기한 동작을 실현하기 위해서는, 메모리(16) 내에 있는 제1 난수(11)를 일단 메모리 어드레스 카운터(13)에 설정하는 스테이지가 필요하다. 이는, 제1 플립플롭(18)의 출력이 "H"일 때에 설정된다. 메모리 어드레스 카운터(13)에 설정된 제1 난수(11)가, 수신 장치로부터의 클럭에 의해, 카운트 업 또는 카운트 다운하여 "0"으로 되었을 때, 제1 플립플롭(18)의 출력이 "L"로 설정되고, 메모리 어드레스에 따라서 인식 번호(17) 등의 메모리(16) 내의 정보가 송출된다.
(실시 형태 2)
도 2는 본 발명의 실시 형태 2인 반도체 장치의 구성을 도시하는 블록도이다.
도 2에 도시한 바와 같이 본 실시의 형태 2의 반도체 장치는, 예를 들면, IC 칩(12)으로 되고, 상기 실시 형태 1의 반도체 장치에, 제2 플립플롭(21)을 더 설치하고, 메모리(16) 내의 정보로서 제2 난수(22)를 추가한 것이다.
다음으로, 도 2에 의해, 본 실시의 형태 2의 반도체 장치의 동작을 설명한다. 우선, 상기 실시 형태 1과 마찬가지로 하여, 외부로부터의 전자파를 받아, 정류 회로(15)에서 직류 전압이 생성되고, 메모리(16) 내의 제1 난수(11)가, 메모리 어드레스 카운터(13)에 설정되고, 메모리 어드레스 카운터(13)는 카운트 업 또는 카운트 다운한다.
그리고, 메모리 어드레스 카운터(13)의 내용이 특정한 코드(예를 들면, "0")에 도달하였을 때, 제1 플립플롭(18)이 "L"로 설정되고, 인식 번호(17) 등의 메모리(16) 내의 정보가, 정류 회로(15) 및 안테나(14)를 통하여 송신된다.
그리고, 복수의 IC 칩(12)이 외부로부터의 클럭에 동기하여 동시에 동작하고, IC 칩(12)의 외부에 있는 수신 장치에서, 복수의 IC 칩(12)이 존재하여 동작하는 것을 검출하고, 제1 난수(11)의 수치에 따라서, 각각의 IC 칩(12)이 시간 차를 갖고 IC 칩(12) 내에 있는 메모리(16) 내의 정보를 송출한 후, 또한, 상기 수신 장치에서, 복수의 IC 칩(12)이 동일한 제1 난수(11)를 소유하는 것을 검출했을 때는, 제2 플립플롭(21)이 "H"로 설정된다.
그러면, 제2 난수(22)가 메모리 어드레스 카운터(13)에 설정되어, 카운트 업 또는 카운트 다운이 행해진다.
그리고, 메모리 어드레스 카운터(13)의 내용이 특정한 코드(예를 들면, "0")에 달하였을 때, 인식 번호(17) 등의 메모리(16) 내의 정보가, 정류 회로(15) 및 안테나(14)를 통하여 송신된다.
따라서, 제1 난수(11)의 수치에 따라서, 시간 차를 갖고, 인식 번호(17) 등 의 메모리(16) 내의 정보가 송출된 후, 또한, 수신 장치에서, 복수의 IC 칩(12)이 동일한 제1 난수(11)를 소유하는 것을 검출했을 때, 제2 난수(22)의 수치에 따라서, 각각의 IC 칩(12)이 시간 차를 갖고, 인식 번호(17) 등의 메모리(16) 내의 정보를 송출하게 된다.
또한, 메모리 어드레스 카운터(13)는, 메모리(16)의 비트 어드레스를 나타냄과 함께, 제2 난수(22)의 수치를 설정하여 카운트 동작하는 것과 겸용하고 있다.
다음으로, 제2 플립플롭(21)의 기능을 간단히 설명한다. 상기한 동작을 실현하기 위해서는, 메모리(16) 내에 있는 제2 난수(22)를 일단 메모리 어드레스 카운터(13)에 설정할 스테이지가 필요하다. 이는 제2 플립플롭(21)의 출력이 "H"일 때 설정된다. 메모리 어드레스 카운터(13)에 설정된 제2 난수(22)가, 수신장치로부터의 클럭에 의해, 카운트 업 또는 카운트 다운하여 "0"으로 되었을 때, 제2 플립플롭(21)의 출력이 "L"로 설정되고, 메모리 어드레스에 따라서 인식 번호(17) 등의 메모리(16) 내의 정보가 송출된다.
제1 난수(11)와 제2 난수(22)를 갖는 이유는 폭주 제어의 이산 확률에 의한다. 제1 난수(11)나 제2 난수(22)는 메모리 데이터가 송출하는 타이밍을 결정하고 있는 것과, 미리 IC 칩(12)의 제조 시에 사용자에 의해 앳랜덤하게 기입되기 때문에, 유한 비트 길이로 된다.
따라서, 임의의 확률로 동일한 난수가 충돌하는 것은 원리적으로 피할 수 없다. 충돌하였는지의 여부는 에러 검출 코드가 흐트러지기 때문에 수신 장치에서 검출하는 것이 가능하다.
따라서, 이 때 수신 장치측으로부터 모드 절환의 변조 신호를 IC 칩(12)에 송신함으로써, 각 IC 칩(12)이 가지고 있는 제2 난수(22)에 의해서 재차 메모리 데이터를 송출한다. 제1 난수(11)와 제2 난수(22)가 완전히 동일하여 충돌할 확률이 일반적으로 0은 아니지만, 매우 작아진다.
(실시 형태 3)
본 발명의 실시 형태 3은, 예를 들면, IC 칩을 실장한 IC 태그로 되고, 상기 실시 형태 1 또는 2인 반도체 장치(IC 칩(12))의 메모리(16) 내의 정보로서, 에러 검출 코드를 더 추가한 것이다.
도 3은, 본 실시의 형태 3에서, 반도체 장치의 수신 신호를 나타내는 신호 파형도이다.
도 3에 의해, 본 실시의 형태 3의 반도체 장치의 동작을 설명한다. 우선, IC 칩(12)에서, 외부로부터의 신호가 수신되면, 캐리어 변조 신호(31)는, 도 3과 같이 캐리어가 없는 "L" 레벨로부터 캐리어가 있는 "H" 레벨로 변경된다. 그리고, "H" 레벨로 일정 시간 계속되고, 그 후, 일단 "L" 레벨로 떨어져, 일정 시간 경과 후에 다시 "H" 레벨로 되었을 때 최초의 클럭 신호(32)로 인식된다.
그 후 연속적으로, 클럭 신호가 수신 장치의 안테나로부터 IC 칩(12)을 포함하는 IC 태그에 공급된다. 이 클럭 신호에 의해, 모든 IC 태그는 소정의 메모리(16)의 내용을 송출한다.
이 때, 소정의 비트를 수신 장치가 수신하고, 에러 검출 코드를 확인하여, 에러가 있으면, 복수의 IC 태그가 있거나, 정말로 에러로 되었거나 둘 중 하나이기 때문에, 그대로 수신 장치는 클럭 신호를 계속 송출한다.
각 IC 태그는, 자신의 메모리(16) 내의 제1 난수(11)를 자신의 메모리 어드레스 카운터(13)에 설정하고, 제1 난수(11)에 따라서, 클럭 신호에 의해 카운트 업 또는 카운트 다운을 진행시켜 간다. 메모리 어드레스 카운터(13)가 "0"으로 되었을 때 자신의 메모리(16)의 내용을 클럭 신호에 의해 송출한다.
또한, 수신 장치는, 소정의 비트를 수신하여, 에러 검출 코드를 확인한다. 에러가 있으면, 복수의 IC 태그가 있거나, 또는 정말로 에러로 되었거나 둘 중 하나이기 때문에, 수신 장치가 소정의 클럭을 IC 태그에 송신한 후, 모드 절환 변조 신호(33)를 송신한다.
이로써, 각 IC 태그는 각 IC 태그의 중의 메모리(16) 내에 있는 제2 난수(22)를 자신의 메모리 어드레스 카운터(13)에 설정하고, 클럭 신호에 의해 카운트 업 또는 카운트 다운을 진행시켜 간다. 메모리 어드레스 카운터(13)가 "0"으로 되었을 때, 자신의 메모리(16) 내의 정보를 클럭 신호에 의해 송출한다.
이상과 같이, 비접촉으로 정보를 송출하는 IC 칩(12) 내에, 미리 기입된 제1 난수(11)와 제1 난수(11) 이외의 정보를 기억하는 메모리(16)를 갖고, 제1 난수(11)의 수치에 따라서, 시간 차를 갖고 메모리(16) 내의 정보를 송출하는 IC 칩(12)에서, 제1 난수(11) 이외에는 에러 검출 코드를 갖고, 복수의 IC 칩(12)이 외부의 클럭에 의해, 동시에 동작할 때, 에러 검출 코드도 복수의 IC 칩(12)으로부터 동시에 송출되고, 수신 장치에서, 상기 에러 검출 코드는 논리적 합으로 수신되고, 단수인 경우에는 출현하지 않는 에러 검출 코드임을 인식하여, 수신 장치에서 복수 의 IC 칩(12)이 동작하고 있는 것을 검출한다.
또한, 비접촉으로 정보를 송출하는 복수의 IC 칩(12) 내에, 미리 기입된 제1 난수(11) 및 제2 난수(22)와 제1 난수(11) 및 제2 난수(22) 이외의 정보를 기억하는 메모리(16)를 갖고, 복수의 IC 칩(12)이 외부로부터의 클럭에 동기하여 동시에 동작하고, 수신 장치에서, 복수의 IC 칩(12)이 존재하여 동작하는 것을 검출했을 때, 제1 난수(11)의 수치에 따라서, 각각의 IC 칩(12)이 시간 차를 갖고 IC 칩(12) 내에 있는 메모리(16) 내의 정보를 송출하고, 또한 수신 장치에서, 복수의 IC 칩(12)이 동일한 제1 난수(11)를 소유하는 것을 검출했을 때, IC 칩(12)의 제2 난수(22)의 수치에 따라서, 각각의 IC 칩(12)이 시간 차를 갖고 IC 칩(12) 내에 있는 메모리(16) 내의 정보를 송출하는 IC 칩(12)에 있어서, IC 칩(12) 내에는, 메모리(16)의 비트 어드레스를 나타내는 메모리 어드레스 카운터(13)를 유지하고, 메모리 어드레스 카운터(13)는 제2 난수(22)의 수치를 설정하여 카운트 동작하는 것과 겸용으로 하는 IC 칩(12)으로, 제2 난수(22)의 수치를 설정하기 위한 신호는, 외부로부터의 최후의 클럭 신호가 "H" 레벨로부터 "L" 레벨로 변한 후에 특정한 변조 기간(캐리어 변조 신호(31))이 존재하고, 해당 일정 시간 후에 반송파가 초기의 반송파의 진폭으로 되돌아가는 타이밍을 얻음으로써 IC 칩(12) 내의 메모리(16) 내의 정보를 송출한다.
이로써 간결한 논리로, 폭주 제어를 행하는 것이 가능해진다.
(실시 형태 4)
도 4는 본 발명의 실시 형태 4에서, 복수의 IC 태그가 존재하는 경우의 폭주 제어의 방법을 나타내는 설명도이다.
도 4에 의해, 복수의 IC 태그가 존재하는 경우의 폭주 제어의 방법을 설명한다. 도 4에는, 제1 IC 태그(41)와 제2 IC 태그(42)와 제3 IC 태그(43)와 제4 IC 태그(44)와 제5 IC 태그(45)가 존재하고 있다.
이들 IC 태크를 향해, 수신 장치 안테나(47)로부터 전자파(46)가 방사되어 있는 상태에 있다. 수신 장치(48)는 이 전자파(46)를 제어하는 것이 가능하다.
제1 IC 태그(41)와 제2 IC 태그(42)와 제3 IC 태그(43)와 제4 IC 태그(44)와 제5 IC 태그(45)에는, 상기 실시 형태1∼3에 기재된 IC 칩(12)이 실장되어 있다. 각 IC 칩에는, 상기 실시 형태1∼3에서 설명한 난수가 내장되어 있다.
각 IC 태그로부터의 데이터는, 개별적으로 수신 장치(48)에서 판독하는 것이 가능하다. 수신 장치(48)에서 판독된 데이터는, 그 안의 그룹마다 난수와 난수의 에러 검출 코드가 체크되고, 잡음 등에 의해 정상적으로 판독이 행해졌는지의 여부가 정확하게 체크된다. 에러 체크의 방법은 미리 알고리즘이 명확한 암호계이어도 되고, 또한, 사이클릭 리던던시 체크 코드이어도 된다.
또한, 이 예에서는 5개의 IC 태그가 존재하는 것으로 되어 있지만, 5개일 필요는 없으며, 최대 1,000∼10,000개의 IC 태그가 존재해도 된다.
(실시 형태 5)
도 5(a)∼(c)는 상기 실시 형태 1∼3에 기재된 반도체 장치(IC 칩(12))를 실장한 IC 태그를 나타내는 구성도이다.
도 5에 의해, 상기 실시 형태 1∼3에 기재된 반도체 장치(IC 칩(12))의 실장 형태를 설명한다. 도 5(a)∼(c)에 도시한 바와 같이, 본 실시의 형태 5에서의 IC 태그는, 상기 실시 형태 1∼3에 기재된 IC 칩(12), 태그 시트(51), 인덱스(54), 안테나(52, 53, 55, 56, 57) 등으로 구성된다.
도 5(a)는 태그 시트(51) 상에서, IC 칩(12)에 제1 스트레이트 안테나(52)와 제2 스트레이트 안테나(53)가 접속되어 있다. 또한, 태그 시트(51)에는 인덱스(54)가 붙어 있다.
또한, 도 5(b)는 태그 시트(51) 상에서, IC 칩(12)에 제1 변형 안테나(55)와 제2 변형 안테나(56)가 접속되어 있다. 또한, 태그 시트(51)에는 인덱스(54)가 붙어 있다.
또한, 도 5(c)는 태그 시트(51) 상에서, IC 칩(12)에 제3 변형 안테나(57)와 제2 변형 안테나(56)가 접속되어 있다. 또한, 태그 시트(51)에는 인덱스(54)가 붙어 있다.
이들 태그 시트(51), 인덱스(54) 및 IC 칩(12)은 위치가 공통이지만, 안테나의 형상이 서로 다른 3종류의 IC 태그가 실현되어 있다.
또한, 각각의 IC 칩(12)의 메모리(16)는 상기 실시 형태 1∼4에서 설명한 기술에 기초하여 서로 다른 인식 번호를 가지고 있다.
이들 IC 태그는, 다양한 상품에 부착되어, 각각의 상품의 식별에 사용되는데, 복수의 IC 태그가 근처에 접근하는 상태가 존재한다.
안테나끼리 접근하면, 안테나 간에 기생 용량이 발생하여, 공진하는 주파수가 작아진다. 이는, 공진 주파수는 안테나 용량과 안테나 인덕턴스의 곱의 평방근 의 역수에 비례하기 때문에, 안테나 용량이 기생 용량의 추가로 커지면, 공진 주파수가 작아지는 것에 의한다.
이 때문에, 폭주 제어를 하는 태그 시스템에서는, 수신 장치의 주파수를 호핑할 필요가 발생한다. 또한, 동일 형상의 안테나가 중첩되면 동일 전파 에리어에 두개가 존재하게 되어, 하나하나에 대한 태그의 에너지가 저감하여, 통신 거리의 저하를 초래하게 된다.
본 실시의 형태 5에서는, 도 5(a)와 도 5(b)와 도 5(c)의 안테나끼리를 중첩하여도 완전하게 안테나 패턴이 일치하지 않는다. 그 때문에, 기생 용량의 발생이 억제되고, 또한, 전파를 획득하는 에리어도 확보할 수 있어, 상술한 공진 주파수의 저하와 획득 에너지의 저하를 억제하는 것이 가능해진다.
즉, 호핑같은 과정이 생략되어, 통신 거리의 저하를 대폭 초래하지 않는 효과를 기대할 수 있다.
여기서 나타낸 3종류의 안테나 패턴은 일례로서, 안테나의 형상을 조합적으로 바꿈으로써, 수많은 패턴을 작성함으로써, 임의의 종류의 안테나가 중첩되어도, 완전하게 일치할 확률이 저감되어, 폭주 제어를 효율적으로 행하는 것이 가능해진다.
또한, 인덱스(54)는 태그 시트(51)의 방향을 나타내는 것으로서, 태그 시트(51)의 부착 시점에서의 태그 시트의 방향을 맞추는데 편리하게 이용된다.
상기 실시 형태 1∼3에 기재된 반도체 장치에 대하여, 이상과 같은 실장 형태를 취함으로써, 보다 한층, 폭주 제어의 효과가 발휘된다.
이상, 본 발명자에 의해서 이루어진 발명을 그 실시 형태에 기초하여 구체적으로 설명했지만, 본 발명은 상기 실시 형태에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다.
예를 들면, 상기 실시 형태에서는, 비접촉으로 정보를 송출하는 IC 칩에 대하여 설명했지만, 이에 한정되는 것이 아니고, 그 밖의 반도체 장치에 대해서도 적용 가능하며, 특히 반도체 장치가 초소형으로 될수록 본 발명의 효과는 유효하다.
또한, 상기 실시 형태에서는, IC 태그에 대한 응용 예에 대하여 설명했지만, 이에 한정되는 것이 아니고, IC 카드 등 그 밖의 제품에 대해서도 적용 가능하다.
(산업상의 이용 가능성)
본 발명은, 반도체 장치, 특히 IC 태그 등에 이용되는 폭주 제어 기능을 갖는 IC 칩의 구성에 적용하기에 유효한 것이다.

Claims (14)

  1. 제1 정보를 기억하는 제1 메모리와,
    제2 정보를 기억하는 제2 메모리와,
    카운트값이 상기 제2 메모리의 비트 어드레스를 나타내는 카운터를 갖고,
    상기 제1 메모리의 제1 정보를 상기 카운터의 초기값으로서 설정하고,
    수신장치로부터 수신하는 클럭 신호에 의해 상기 카운트값의 카운트 업, 또는 카운트 다운을 행하며,
    상기 카운터의 상기 카운트값이 특정한 코드에 도달한 후, 상기 특정한 코드가 나타내는 상기 제2 메모리의 비트 어드레스에 저장된 상기 제2 정보를 상기 수신장치에 송신하는 것을 특징으로 하는 IC 태그.
  2. 제1항에 있어서, 상기 특정한 코드는 0인 것을 특징으로 하는 IC 태그.
  3. 제1항 또는 제2항에 있어서,
    상기 카운터 및 상기 제2 메모리는, 동일한 비트수를 갖는 것을 특징으로 하는 IC 태그.
  4. 제1항 또는 제2항에 있어서,
    상기 수신장치에 송신되는 정보는, 적어도 상기 IC 태그의 인식번호와, 상기 인식번호의 에러를 검출하는 에러 검출 코드로 이루어지는 것을 특징으로 하는 IC 태그.
  5. 제1항 또는 제2항에 있어서,
    안테나를 더 갖는 무선 태그인 것을 특징으로 하는 IC 태그.
  6. 제1항 또는 제2항에 있어서,
    상기 메모리는 ROM인 것을 특징으로 하는 IC 태그.
  7. 제1항 또는 제2항에 있어서,
    상기 제1 정보는, 상기 IC 태그의 제조시에 랜덤하게 설정된 것인 것을 특징으로 하는 IC 태그.
  8. 제1항 또는 제2항에 있어서,
    상기 제2 정보는, 상기 IC 태그의 제조시에 랜덤하게 설정된 것인 것을 특징으로 하는 IC 태그．
  9. 카운터와, 제1 정보를 기억하는 메모리와, 제2 정보를 기억하는 메모리를 갖는 복수의 무선 IC 태그로부터 상기 제2 정보를 판독하는 수신장치로서,
    상기 복수의 무선 IC 태그의 상기 제1 정보는 서로 상이하고,
    안테나로부터 클럭을 중첩시킨 전자파를 상기 무선 IC 태그에 송출하고,
    상기 전자파를 수신하여 상기 제1 정보를 초기값으로서 설정한 상기 카운터가, 상기 클럭의 카운트 업 또는 카운트 다운을 행하여 카운트값이 소정값이 된 경우에, 상기 카운트값의 상기 소정값에 의해 지시되는 비트 어드레스에 저장되는 상기 제2 정보의 비트값을 상기 무선 IC 태그로부터 수신하는 것을 특징으로 하는 수신장치.
  10. 카운터와, 제1 정보를 기억하는 메모리와, 제2 정보를 기억하는 메모리를 갖는 무선 IC 태그로부터 수신장치로 상기 제2 정보를 판독하는 판독방법으로서,
    상기 수신장치로부터 클럭을 중첩시킨 전자파를 상기 무선 IC 태그로 송출하고,
    상기 카운터는 상기 제1 정보를 초기값으로서 설정하고, 상기 클럭의 카운트 업 또는 카운트 다운을 행하고,
    상기 카운터의 카운트값이 소정값이 된 경우, 상기 카운트값의 상기 소정값에 의해 지시되는 상기 제2 정보를 기억하는 메모리의 비트 어드레스에 저장되는 상기 제2 정보의 비트값으로부터, 상기 제2 정보를 순차 판독하며,
    상기 무선 IC 태그가 상기 수신장치에, 상기 판독된 상기 비트값을 순차 송출하는 것을 특징으로 하는 판독방법.
  11. 제10항에 있어서,
    상기 전자파를 수신하는 무선 IC 태그는 복수이고,
    상기 복수의 무선 IC 태그의 카운터에 초기값으로서 설정되는 상기 제1 정보는 서로 상이한 것을 특징으로 하는 판독방법.
  12. 제10항 또는 제11항에 있어서,
    상기 소정값은 0인 것을 특징으로 하는 판독방법.
  13. 제10항 또는 제11항에 있어서,
    상기 수신장치에 송신되는 정보는, 적어도 상기 IC 태그의 인식번호와, 상기 인식번호의 에러를 검출하는 에러 검출 코드로 이루어지는 것을 특징으로 하는 판독방법.
  14. 삭제
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