KR100746624B1 - 반도체 소자의 알루미늄 컨택 형성방법 - Google Patents

반도체 소자의 알루미늄 컨택 형성방법 Download PDF

Info

Publication number
KR100746624B1
KR100746624B1 KR1020060059926A KR20060059926A KR100746624B1 KR 100746624 B1 KR100746624 B1 KR 100746624B1 KR 1020060059926 A KR1020060059926 A KR 1020060059926A KR 20060059926 A KR20060059926 A KR 20060059926A KR 100746624 B1 KR100746624 B1 KR 100746624B1
Authority
KR
South Korea
Prior art keywords
aluminum
film
forming
contact
barrier metal
Prior art date
Application number
KR1020060059926A
Other languages
English (en)
Inventor
정지원
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060059926A priority Critical patent/KR100746624B1/ko
Application granted granted Critical
Publication of KR100746624B1 publication Critical patent/KR100746624B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

매립이 어려운 미세 컨택홀을 신뢰성있게 매립하여 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 컨택 형성방법이 제공된다. 이는, 하부 도전층이 형성된 반도체기판 위에 하부 도전층을 덮는 제1 층간절연막을 형성하는 단계와, 제1 층간절연막을 식각하여 하부 도전층의 일부를 노출시키는 컨택홀을 형성하는 단계와, 컨택홀내에 장벽금속으로 이루어진 플러그를 형성하는 단계와, 플러그 위에만 선택적으로 알루미늄막을 형성하는 단계와, 알루미늄막을 덮는 제2 층간절연막을 형성하는 단계, 및 제2 층간절연막 및 알루미늄막을 식각하여 알루미늄 컨택을 형성하는 단계로 이루어진다.
금속 컨택, CVD 알루미늄, 컨택홀 매립

Description

반도체 소자의 알루미늄 컨택 형성방법{Method for forming Aluminium contact in semiconductor device}
도 1 내지 도 5는 본 발명에 의한 반도체 소자의 알루미늄 컨택 형성방법을 설명하기 위하여 도시한 단면도들이다.
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 알루미늄막을 사용하여 미세 컨택홀을 매립할 수 있는 반도체 소자의 컨택 형성방법에 관한 것이다.
잘 알려진 바와 같이, 반도체 소자가 고집적화되면서 금속배선에 있어서도 적층형 구조가 성행하고 있다. 이들 적층형 구조에서 상부 도전막은 컨택홀을 통해 하부 도전막과 전기적으로 접촉된다. 이러한 컨택을 이루기 위한 재료로는 알루미늄(Al) 또는 텅스텐(W)이 사용되고 있다. 알루미늄(Al)의 비저항은 2.7μΩ㎝ 내지 3.0μΩ㎝로서 텅스텐(W)의 비저항 10μΩ㎝ 내지 12μΩ㎝에 비해 약 1/4의 값으로서 소자의 신호전달 속도를 증가시키기 위해 주로 사용된다.
이러한 알루미늄막은 물리적기상증착(Physical Vapor Deposition; PVD)의 하나인 스퍼터링 방법으로 형성하는데, 소자의 고집적화에 따라 금속 컨택홀의 크기 가 줄어들고, 어스펙트 비(aspect ratio) 역시 급격히 증가됨에 따라서 PVD 방법은 스텝 커버리지(step coverage)가 불량하여 그 사용이 한계에 도달하였다. 이에 따라 컨택홀 매립 특성이 우수한 텅스텐막을 사용하는 플러그 형성방법이 사용되는데, 이는 컨택홀에 텅스텐이 완전히 매립되도록 하기 위해 화학기상증착(Chemical Vapor Deposition; CVD) 방법을 사용하여 텅스텐막을 형성한 후 에치백함으로써 컨택홀 깊이만큼의 단차를 없애는 공정과 스퍼터링 방법으로 알루미늄막을 형성하는 공정으로 진행되므로, 공정수의 증가 및 제조단가가 상승하는 등의 문제점을 나타낸다.
따라서, 알루미늄 박막의 스텝 커버리지를 향상시키기 위해 MOCVD(Metal Organic Chemical Vapor Deposition) 방법으로 알루미늄 박막을 형성시키는 방법이 있는데, 장벽금속막인 Ti/TiN막 상부에 핵생성을 이루는 제1 단계와 핵을 이용하여 알루미늄막으로 성장하는 제2 단계로 형성된다. 그리고, 제1 단계를 수행하기까지에는 소정의 잠복시간 (incubation time)을 필요로 하고 이때 우선적으로 생성된 알루미늄의 핵(nuclei)은 매우 빠른 속도로 성장하게 되어 커다란 결정립을 이룬다. 그러나, 위치적으로 볼 때, 이러한 알루미늄의 핵은 컨택홀 입구 및 측벽에서 우선적으로 생성되며, 이러한 우선적으로 생성된 핵은 빠른 속도로 알루미늄 결정립으로 성장하게 된다. 때문에, 이러한 컨택홀 입구에 형성되는 알루미늄 결정립 및 알루미늄막은 컨택홀 내부로 알루미늄막이 매립되기 전에 컨택홀의 입구를 막고, 컨택홀 내에 보이드를 형성시킴으로써 컨택저항을 증가시키며 배선 특성을 열화시켜 소자의 전기적 특성을 악화시키며, 표면 거칠기를 증가시켜 후속으로 진행 되는 마스크 공정 및 식각공정의 마진을 감소시켜 소자의 신뢰성을 감소시킨다.
본 발명이 이루고자 하는 기술적 과제는 매립이 어려운 미세 컨택홀을 신뢰성있게 매립하여 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 컨택 형성방법을 제공하는 데 있다.
상기 기술적 과제를 이루기 위하여 본 발명에 의한 반도체 소자의 컨택 형성방법은, 하부 도전층이 형성된 반도체기판 위에, 상기 하부 도전층을 덮는 제1 층간절연막을 형성하는 단계와, 상기 제1 층간절연막을 식각하여 상기 하부 도전층의 일부를 노출시키는 컨택홀을 형성하는 단계와, 상기 컨택홀내에 장벽금속으로 이루어진 플러그를 형성하는 단계와, 상기 플러그 위에만 선택적으로 알루미늄막을 형성하는 단계와, 상기 알루미늄막을 덮는 제2 층간절연막을 형성하는 단계, 및 상기 제2 층간절연막 및 알루미늄막을 식각하여 알루미늄 컨택을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 상기 제1 및 제2 층간절연막은 산화막으로 형성한다. 그리고, 상기 장벽금속으로 이루어진 플러그는 티타늄(Ti), 티타늄 나이트라이드(TiN) 및 티타늄과 티타늄 나이트라이드의 적층막(Ti/TiN) 중의 어느 한 물질로 형성할 수 있다.
본 발명에 있어서, 상기 플러그를 형성하는 단계는 컨택홀이 형성된 결과물 위에 장벽금속막을 증착하는 단계와, 화학적물리적 연마(CMP) 공정을 이용하여 상 기 장벽금속막을 소정 두께 제거하는 단계로 이루어진다.
그리고, 상기 플러그 위에만 선택적으로 알루미늄막을 형성하는 단계에서, MPA(Methylpyrolidine Alane)을 소스로 사용하는 화학기상증착(CVD) 방식으로 이루어진다. 그리고, 상기 알루미늄 컨택은 화학적물리적 연마(CMP) 공정을 이용하여 상기 제2 층간절연막 및 알루미늄막을 소정 두께 제거하여 형성할 수 있다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.
도 1 내지 도 5는 본 발명에 의한 반도체 소자의 알루미늄 컨택 형성방법을 설명하기 위하여 도시한 단면도들이다.
도 1은 반도체기판 위에 하부 도전층 및 컨택홀을 형성하는 단계를 나타낸다.
구체적으로, 반도체기판(10) 위에 도전층을 증착한 다음 도전층을 패터닝하기 위한 마스크를 이용하여 사진식각 공정을 수행하여 하부 도전층(20)을 형성한다. 상기 하부 도전층(20)은 예를 들어 도우프된 폴리실리콘막으로 형성할 수 있는데, 반도체 메모리 소자에서 게이트 또는 비트라인이 될 수 있다. 이 때, 상기 반도체기판에는 불순물 이온주입 및 활성화로 형성된 불순물영역이 배치된다.
다음에, 하부 도전층이 형성된 반도체기판의 전면에 절연막, 예를 들어 플라즈마 인핸스드 산화막(PE-TEOS)을 상기 하부 도전층을 완전히 덮는 두께로 증착하 여 층간절연막(30)을 형성한다. 이 층간절연막(30)은 상기 하부 도전층을 포함하는 하부 구조물을 이후에 형성될 상부 도전층과 전기적으로 절연시키는 역할을 한다. 다음에, 컨택홀을 형성하기 위한 마스크를 이용하여 사진식각 공정을 수행하여 상기 하부 도전층(20)의 일부를 노출시키는 컨택홀(35)을 형성한다.
도 2는 장벽금속층을 형성하는 단계를 나타낸다.
구체적으로, 하부 도전층의 일부를 노출시키는 컨택홀이 형성된 반도체기판 위에, 예를 들어 티타늄(Ti) 또는 티타늄 나이트라이드(TiN)를 증착하여 장벽금속층(40)을 형성한다. 장벽금속층(40)은 티타늄(Ti)과 티타늄 나이트라이드(TiN)의 적층막(Ti/TiN)으로 형성할 수도 있으며, 후속되는 알루미늄막 증착을 돕는 역할을 한다. 도면에서 점선으로 표시된 부분은 다음 단계에서 제거될 부분을 나타낸다.
도 3은 상기 컨택홀에 장벽금속층 플러그(plug)를 형성하는 단계를 나타낸다.
구체적으로, 상기 장벽금속층에 대해 화학적 물리적 연마(Chemical Mechanical Polishing; CMP) 공정을 수행하여 상기 컨택홀 내에 장벽금속층으로 이루어진 플러그(40)를 형성한다.
도 4는 상기 장벽금속층 플러그 상부에 알루미늄층을 형성하는 단계를 나타낸다.
구체적으로, CVD 공정을 이용하여 장벽금속층 플러그(40)가 형성된 결과물 상에 알루미늄층(50)을 형성한다. 상기 CVD 공정은 MPA(Methylpyrolidine Alane)를 소스로 하여 수행되는데, MPA는 산화막 위에는 증착되지 않고 티타늄(Ti) 또는 티 타늄 나이트라이드(TiN)막 위에서만 증착이 되는 성질이 있다. 따라서 공정조건을 적절히 조절하면, 도시된 바와 같이 노출된 장벽금속층 플러그(40) 상부에만 알루미늄층(50)이 형성된다.
도 5는 상기 알루미늄층(50) 사이를 매립하여 절연시키는 제2 층간절연막(6)을 형성한 다음 알루미늄 플러그를 형성하는 단계를 나타낸다.
구체적으로, 알루미늄층(50)이 형성된 결과물의 전면에 절연막, 예를 들어 플라즈마 인핸스드 산화막(PE-TEOS을 상기 알루미늄층을 완전히 덮을 수 있는 두께로 증착한다. 이어서, 알루미늄층과 제2 층간절연막에 대해 CMP 공정을 수행하여 알루미늄층 상부와 제2 층간절연막의 상부를 소정 두께 제거함으로써, 제2 층간절연막에 형성된 컨택홀을 완전히 매립하는 형태로 하부 도전층(20)과 접속된 알루미늄 플러그(50)를 형성한다.
상술한 본 발명에 의한 반도체 소자의 알루미늄 컨택 형성방법에 따르면, 하부 도전층 위에 장벽금속층 플러그를 형성한 다음 장벽금속층 플러그 위에만 선택적으로 알루미늄이 증착되도록 함으로써 매립이 어려운 미세 소자의 금속컨택을 신뢰성있게 형성할 수 있는 이점이 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.

Claims (6)

  1. 하부 도전층이 형성된 반도체기판 위에, 상기 하부 도전층을 덮는 제1 층간절연막을 형성하는 단계;
    상기 제1 층간절연막을 식각하여 상기 하부 도전층의 일부를 노출시키는 컨택홀을 형성하는 단계;
    상기 컨택홀내에 장벽금속막 플러그를 형성하는 단계;
    MPA(Methylpyrolidine Alane)를 소스로 사용하는 화학기상증착(CVD) 방식으로, 상기 장벽금속막 플러그 위에만 선택적으로 알루미늄막을 형성하는 단계;
    상기 알루미늄막을 덮는 제2 층간절연막을 형성하는 단계; 및
    상기 제2 층간절연막 및 알루미늄막을 일정 두께 식각하여 알루미늄 컨택을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 알루미늄 컨택 형성방법.
  2. 제1항에 있어서, 상기 제1 및 제2 층간절연막은 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 알루미늄 컨택 형성방법.
  3. 제1항에 있어서, 상기 플러그는 티타늄(Ti), 티타늄 나이트라이드(TiN), 및 티타늄과 티타늄 나이트라이드의 적층막(Ti/TiN) 중의 어느 한 물질로 형성하는 것을 특징으로 하는 반도체 소자의 알루미늄 컨택 형성방법.
  4. 제1항에 있어서, 상기 플러그를 형성하는 단계는,
    컨택홀이 형성된 결과물 위에 장벽금속막을 증착하는 단계와,
    화학적물리적 연마(CMP) 공정을 이용하여 상기 장벽금속막을 소정 두께 제거하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 알루미늄 컨택 형성방법.
  5. 삭제
  6. 제1항에 있어서,
    상기 알루미늄 컨택은 화학적물리적 연마(CMP) 공정을 이용하여 상기 제2 층간절연막 및 알루미늄막을 소정 두께 제거하여 형성하는 것을 특징으로 하는 반도체 소자의 알루미늄 컨택 형성방법.
KR1020060059926A 2006-06-29 2006-06-29 반도체 소자의 알루미늄 컨택 형성방법 KR100746624B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060059926A KR100746624B1 (ko) 2006-06-29 2006-06-29 반도체 소자의 알루미늄 컨택 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060059926A KR100746624B1 (ko) 2006-06-29 2006-06-29 반도체 소자의 알루미늄 컨택 형성방법

Publications (1)

Publication Number Publication Date
KR100746624B1 true KR100746624B1 (ko) 2007-08-08

Family

ID=38602044

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060059926A KR100746624B1 (ko) 2006-06-29 2006-06-29 반도체 소자의 알루미늄 컨택 형성방법

Country Status (1)

Country Link
KR (1) KR100746624B1 (ko)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07122640A (ja) * 1993-10-22 1995-05-12 Sony Corp 半導体装置の多層配線形成方法
KR20040019170A (ko) * 2002-08-26 2004-03-05 삼성전자주식회사 알루미늄 콘택의 형성 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07122640A (ja) * 1993-10-22 1995-05-12 Sony Corp 半導体装置の多層配線形成方法
KR20040019170A (ko) * 2002-08-26 2004-03-05 삼성전자주식회사 알루미늄 콘택의 형성 방법

Similar Documents

Publication Publication Date Title
KR101884002B1 (ko) 콘택 구조물 형성 방법
KR20020061715A (ko) 반도체 소자의 콘택 플러그 및 그 형성 방법
KR100806034B1 (ko) Ｍｉｍ 캐패시터를 가지는 반도체 소자 및 그 제조방법
TW201225183A (en) Semiconductor devices having through-contacts and related fabrication methods
US6077768A (en) Process for fabricating a multilevel interconnect
US8338951B2 (en) Metal line of semiconductor device having a diffusion barrier with an amorphous TaBN layer and method for forming the same
US6913990B2 (en) Method of forming isolation dummy fill structures
KR100746624B1 (ko) 반도체 소자의 알루미늄 컨택 형성방법
KR100945995B1 (ko) 반도체 소자의 금속배선 형성 방법
JP2012119631A (ja) 半導体装置の製造方法
KR101168507B1 (ko) 반도체 소자 및 그 형성 방법
JP2004311537A (ja) 半導体装置
CN112786525A (zh) 半导体器件及其形成方法
KR100741269B1 (ko) 반도체 소자의 금속배선 형성 방법
JP2005332878A (ja) 半導体装置の製造方法及び半導体装置
US20230420388A1 (en) Semiconductor structures including auxetic microstructures and method of forming the same
US11127784B2 (en) Integrated circuits with embedded memory structures and methods for fabricating the same
KR100494648B1 (ko) 스텝커버리지가향상된알루미늄증착방법
KR20100036008A (ko) 반도체 소자의 금속배선 형성방법
TWI227929B (en) Method of building metal-insulator-metal capacitors embedded in Cu interconnects
CN114121881A (zh) 具有气隙的互连结构及方法
KR100661220B1 (ko) 듀얼 절연막을 이용한 금속 배선 형성 방법
KR100604754B1 (ko) 반도체소자의 금속배선 형성방법
TW202245280A (zh) 電容器結構
KR100881491B1 (ko) 반도체 소자의 금속배선 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Publication of correction
FPAY Annual fee payment

Payment date: 20100624

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee