KR100745911B1 - Semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자에 관한 것으로서, 특히, 모든 트랜지스터의 게이트 패턴을 가장 먼저 연결되는 배선층에 의해 N+ 또는 P+ 정션과 연결되도록 하여 공정 진행과정에서 발생하는 플라즈마 손상에 따른 소자의 특성 저하를 방지할 수 있도록 하는 기술을 개시한다. 이러한 본 발명은 플라즈마 손상에 취약한 게이트 레이어에 정션을 연결하기 위하여, 트랜지스터의 형성 이후에 제 1배선층의 형성 단계에서 N+ 또는 P+ 정션과 게이트 레이어가 연결되도록 함으로써, 플라즈마 손상에 의한 게이트 레이어가 차지-업 될 경우 정션을 통해 디스차지되거나, (-) 이온 또는 전자를 공급받을 수 있도록 하여 게이트 옥사이드가 플라즈마 손상에 영향을 받지 않도록 한다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device. In particular, the gate patterns of all transistors are connected to N + or P + junctions by the first interconnection layer to prevent deterioration of device characteristics due to plasma damage occurring during the process. Discuss the technique to make it. In order to connect the junction to the gate layer vulnerable to plasma damage, the present invention allows the gate layer due to plasma damage to be charged by allowing the N + or P + junction and the gate layer to be connected in the formation of the first wiring layer after the formation of the transistor. In this case, it can be discharged through the junction or supplied with negative ions or electrons so that the gate oxide is not affected by plasma damage.

Description

반도체 소자{Semiconductor device}Semiconductor device

도 1a 및 도 1b는 종래의 반도체 소자에서 플라즈마 손상에 따른 문제점을 설명하기 위한 도면. 1A and 1B are views for explaining a problem caused by plasma damage in a conventional semiconductor device.

도 2는 종래의 반도체 소자에서 플라즈마 손상에 따른 트랜지스터의 문턱 전압 상승을 나타낸 그래프. 2 is a graph illustrating a rise of a threshold voltage of a transistor due to plasma damage in a conventional semiconductor device.

도 3a 및 도 3b는 종래의 반도체 소자에서 씨모스 인버터의 회로도. 3A and 3B are circuit diagrams of a CMOS inverter in a conventional semiconductor device.

도 4는 도 3의 씨모스 인버터에 관한 레이아웃도. 4 is a layout diagram relating to the CMOS inverter of FIG. 3.

도 5는 본 발명에 따른 반도체 소자에서 씨모스 인버터의 회로도. 5 is a circuit diagram of a CMOS inverter in a semiconductor device according to the present invention.

도 6은 도 5의 씨모스 인버터에 관한 레이아웃도. FIG. 6 is a layout diagram of the CMOS inverter of FIG. 5. FIG.

본 발명은 반도체 소자에 관한 것으로서, 특히, 모든 트랜지스터의 게이트 패턴을 가장 먼저 연결되는 배선층에 의해 N+ 또는 P+ 정션과 연결되도록 하여 공정 진행과정에서 발생하는 플라즈마 손상에 따른 반도체 소자의 특성 저하를 방지할 수 있도록 하는 기술이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device. In particular, the gate patterns of all transistors are connected to N + or P + junctions by the first interconnection layer to prevent deterioration of characteristics of the semiconductor device due to plasma damage occurring in the process. It's a technology that makes it possible.

일반적인 실리콘(Silicon) 반도체의 제조시 이온(Ion)화된 플라즈마 가스를 사용하는 박막 증착 또는 식각(Etch) 공정에서 웨이퍼 상의 단위 소자 특성이 영향을 받게 되는 플라즈마 손상(Damage) 문제가 발생하게 된다. In the manufacture of a typical silicon semiconductor, a plasma damage problem occurs in which a unit device characteristic on a wafer is affected in a thin film deposition or etching process using an ionized plasma gas.

도 1a 및 도 1b는 종래의 반도체 소자에서 플라즈마 손상에 따른 문제점을 설명하기 위한 도면이다. 1A and 1B are diagrams for describing a problem caused by plasma damage in a conventional semiconductor device.

반도체 제조 공정에서 많이 사용되는 박막 증착 공정은 주로 이온화된 플라즈마 가스를 사용하여 반응물을 웨이퍼 위에 침전시켜 새로운 막을 형성하는 방법을 사용하고 있다. 또한, 원하는 패턴을 형성하기 위한 건식각 공정 역시 이온화된 플라즈마 가스를 사용하여 웨이퍼 상의 특정 물질을 식각하는 방법을 사용한다. The thin film deposition process, which is widely used in the semiconductor manufacturing process, mainly uses ionized plasma gas to deposit a reactant on a wafer to form a new film. In addition, the dry etching process for forming the desired pattern also uses a method of etching a specific material on the wafer using ionized plasma gas.

이러한 방법에서 공통적으로 사용되는 플라즈마 이온 가스는 웨이퍼 상의 전도층 패턴들을 (+)로 차지-업(Charge-up) 시키게 된다. 이때, 플라즈마 가스의 경우 (+) 성질을 갖기 때문에 절연막으로 둘러 싸여진 전도층의 경우 공정이 진행되는 동안에 계속적으로 (+) 차지가 쌓여 주위의 (-) 이온을 끌어당기게 된다. Plasma ion gas commonly used in this method causes charge-up of the conductive layer patterns on the wafer to (+). In this case, since the plasma gas has a (+) property, the conductive layer surrounded by the insulating layer continuously accumulates (+) charges during the process and attracts surrounding (−) ions.

여기서, 게이트 패턴(1)의 경우 게이트 옥사이드(2) 외에는 두꺼운 절연층으로 둘러 쌓여 있기 때문에 절연막 특성에 미치는 영향이 적게 발생한다. 하지만, 얇은 두께를 갖는 게이트 옥사이드(2) 부분은 전도층인 기판과 가깝게 형성되어 있다. Here, since the gate pattern 1 is surrounded by a thick insulating layer other than the gate oxide 2, the gate pattern 1 has little influence on the insulating film characteristics. However, the portion of the gate oxide 2 having a thin thickness is formed close to the substrate as the conductive layer.

이에 따라, 게이트 패턴(1)이 (+)로 차지-업 되면 기판으로부터 (-) 이온, 주로 전자(Electron)를 끌어당기게 되고, 이러한 (-) 이온은 게이트 옥사이드(2)에 트랩(Trap) 되거나 게이트 옥사이드(2)를 통해 게이트 패턴(1)으로 흘러들어가게 된다. 또한, 차지-업 된 게이트 패턴(1)으로부터 기판 방향으로 게이트 옥사이드 (2)를 통해 디스차지(Discharge) 현상이 발생하기도 한다. Accordingly, when the gate pattern 1 is charged up to (+), it attracts (-) ions, mainly electrons, from the substrate, and these (-) ions trap in the gate oxide (2). Or flows into the gate pattern 1 through the gate oxide 2. In addition, a discharge phenomenon may occur through the gate oxide 2 from the charged-up gate pattern 1 toward the substrate.

이러한 경우에는 게이트 옥사이드(2) 특성에 손상을 주거나 반도체 소자의 특성 변화를 유발하게 되는데, 이를 플라즈마 손상이라고 한다. 따라서, 종래의 반도체 소자는 공정의 진행 과정에서 플라즈마 손상이 발생하게 될 경우 소자 및 설계 특성이 변화되는 문제점이 있다. In this case, the characteristics of the gate oxide 2 may be damaged or the characteristics of the semiconductor device may be changed. This is called plasma damage. Therefore, the conventional semiconductor device has a problem in that the device and design characteristics are changed when plasma damage occurs during the process.

도 2는 종래의 반도체 소자에서 공정의 진행 과정에서 발생되는 플라즈마 손상에 따른 NMOS트랜지스터의 문턱전압(Vt) 상승을 나타낸 그래프이다. FIG. 2 is a graph illustrating an increase in the threshold voltage Vt of an NMOS transistor according to plasma damage generated during a process of a conventional semiconductor device.

도 2의 그래프에서, (B)는 제 1배선층의 형성 후 측정된 데이터를 나타내고, (C)는 제 2배선층의 형성 후 측정된 데이터를 나타낸다. 그리고, (D)는 제 1패시 베이션(Passivation) 물질의 증착 및 패터닝 이후에 측정된 데이터를 나타내고, (E)는 제 2패시베이션 물질의 증착 및 패터닝 이후에 측정된 데이터를 나타낸다. In the graph of FIG. 2, (B) shows data measured after the formation of the first wiring layer, and (C) shows data measured after the formation of the second wiring layer. And (D) shows data measured after deposition and patterning of the first passivation material, and (E) shows data measured after deposition and patterning of the second passivation material.

도 1a 및 도 1b에서와 같은 플라즈마 손상이 발생될 경우, 트랜지스터 소자의 문턱전압이 쉬프트 되는 등, 소자의 특성 변화를 유발하게 되어 결과적으로 설계 특성에 변화를 주게 된다. When plasma damage occurs as shown in FIGS. 1A and 1B, the threshold voltage of the transistor device is shifted, causing a change in the device's characteristic, and consequently, a change in the design characteristic.

하지만, 이러한 문제점은 공정의 진행 과정에서 항상 동일하게 발생되는 것이 아니라, 로트(Lot) 별, 웨이퍼 별로 경향이 각각 다르게 나타나게 되어 원하는 소자의 특성을 제어하기 어렵게 된다. However, these problems are not always the same in the course of the process, and the trends are different for each lot and wafer, making it difficult to control the characteristics of the desired device.

도 3a 및 도 3b는 종래의 반도체 소자에서 씨모스 인버터에 관한 회로도이다. 3A and 3B are circuit diagrams of a CMOS inverter in a conventional semiconductor device.

이러한 씨모스 인버터는 직렬 연결된 복수개의 인버터 IV1,IV2를 구비한다. This CMOS inverter includes a plurality of inverters IV1 and IV2 connected in series.

여기서, 인버터 IV1는 전원전압 VDD 인가단과 접지전압 VSS 인가단 사이에 직렬 연결된 PMOS트랜지스터 P1와 NMOS트랜지스터 N1를 구비한다. PMOS트랜지스터 P1와 NMOS트랜지스터 N1는 공통 게이트 단자를 통해 입력신호 IN1를 입력받고, 공통 드레인 단자를 통해 출력신호 OUT1를 출력한다. Here, the inverter IV1 includes a PMOS transistor P1 and an NMOS transistor N1 connected in series between a power supply voltage VDD supply terminal and a ground voltage VSS supply terminal. The PMOS transistor P1 and the NMOS transistor N1 receive an input signal IN1 through a common gate terminal, and output an output signal OUT1 through a common drain terminal.

그리고, 인버터 IV2는 전원전압 VDD 인가단과 접지전압 VSS 인가단 사이에 직렬 연결된 PMOS트랜지스터 P2와 NMOS트랜지스터 N2를 구비한다. PMOS트랜지스터 P2와 NMOS트랜지스터 N2는 공통 게이트 단자를 통해 입력신호 IN2를 입력받고, 공통 드레인 단자를 통해 출력신호 OUT2를 출력한다. Inverter IV2 includes a PMOS transistor P2 and an NMOS transistor N2 connected in series between a supply voltage VDD supply terminal and a ground voltage VSS supply terminal. The PMOS transistor P2 and the NMOS transistor N2 receive an input signal IN2 through a common gate terminal, and output an output signal OUT2 through a common drain terminal.

또한, 도 3a에서 인버터 IV1와 인버터 IV2는 제 1배선층(10)을 통해 서로 연결되며, 도 3b에서와 같이 인버터 IV1와 인버터 IV2는 제 1배선층(10a,10b)과, 제 1배선층(10a,10b) 사이에 연결된 제 2배선층(20)을 통해 연결될 수 있다.In addition, in FIG. 3A, the inverter IV1 and the inverter IV2 are connected to each other through the first wiring layer 10, and as shown in FIG. 3B, the inverter IV1 and the inverter IV2 are connected to the first wiring layers 10a and 10b and the first wiring layers 10a and It may be connected through the second wiring layer 20 connected between 10b).

도 4는 도 3의 씨모스 인버터에 관한 레이아웃도이다. 도 4의 레이아웃도를 참조하면, 인버터 IV2의 PMOS트랜지스터 P2는 N-웰(30)에 형성되고, NMOS트랜지스터 N2는 P-웰(40)에 형성된다. 그리고, 각 트랜지스터의 게이트 영역은 콘택노드 CN1를 통해 제 1배선층(10b)과 연결된다. 4 is a layout diagram illustrating the CMOS inverter of FIG. 3. Referring to the layout diagram of FIG. 4, the PMOS transistor P2 of the inverter IV2 is formed in the N-well 30, and the NMOS transistor N2 is formed in the P-well 40. The gate region of each transistor is connected to the first wiring layer 10b through the contact node CN1.

이때, 도 3a에서와 같이 두 개의 인버터 IV1,IV2를 제 1배선층(10)을 통해 연결하는 경우에는, 후단의 인버터 IV2의 게이트 레이어가 제 1배선층(10)의 형성 이후 공정의 진행시 플라즈마 손상을 방지할 수 있는 정션과 연결되어 있는 상태이다. 하지만, 도 3b에서와 같이 제 2배선층(20)을 형성할 경우에는, 두 번째 인버터 IV2가 제 1배선층(10a,10b) 및 층간절연막 증착 공정 등의 형성에 의해 발생하는 플라즈마 손상에 영향을 받게 되는 문제점이 있다. In this case, as shown in FIG. 3A, when two inverters IV1 and IV2 are connected through the first wiring layer 10, the gate layer of the rear inverter IV2 is damaged during the process after the formation of the first wiring layer 10. It is connected to the junction to prevent the damage. However, in the case of forming the second wiring layer 20 as shown in FIG. 3B, the second inverter IV2 may be affected by plasma damage caused by the formation of the first wiring layers 10a and 10b and the interlayer dielectric film deposition process. There is a problem.

본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로서, 특히, 게이트 옥사이드를 포함하는 트랜지스터의 소자의 경우 첫 번째 배선의 형성시 게이트 입력 노드에 N+ 또는 P+ 정션이 연결되도록 하여 공정 진행과정에서 발생하는 플라즈마 손상에 따른 반도체 소자의 특성 저하를 방지할 수 있도록 하는데 그 목적이 있다.The present invention has been made to solve the above problems, and in particular, in the case of a device of a transistor including a gate oxide, N + or P + junction is connected to the gate input node when the first wiring is formed, so that the process proceeds. The purpose is to be able to prevent the deterioration of the characteristics of the semiconductor device due to the plasma damage.

상기한 목적을 달성하기 위한 본 발명의 반도체 소자는, 반도체 소자의 특정 영역에 형성되어 게이트 옥사이드를 포함하는 트랜지스터; 트랜지스터의 게이트 단자와 연결된 제 1배선층; 및 트랜지스터의 게이트 단자와 제 1배선층 사이에 연결되고, 트랜지스터와 전원전압단 사이에 연결된 다이오드를 포함하는 정션부를 포함하고, 트랜지스터는 제 1배선층의 형성 단계에서 게이트 단자와 정션부가 연결되도록 하는 것을 특징으로 한다.
그리고, 본 발명은 반도체 소자의 특정 영역에 형성되어 게이트 옥사이드를 포함하는 트랜지스터; 트랜지스터의 게이트 단자와 연결된 제 1배선층; 및 트랜지스터의 게이트 단자와 제 1배선층 사이에 연결되고, 접지전압단과 트랜지스터 사이에 연결된 다이오드를 포함하는 정션부를 포함하고, 트랜지스터는 제 1배선층의 형성 단계에서 게이트 단자와 정션부가 연결되도록 하는 것을 특징으로 한다.A semiconductor device of the present invention for achieving the above object is a transistor formed in a specific region of the semiconductor device containing a gate oxide; A first wiring layer connected to the gate terminal of the transistor; And a junction portion connected between the gate terminal of the transistor and the first wiring layer, the junction portion including a diode connected between the transistor and the power supply voltage terminal, wherein the transistor allows the gate terminal and the junction portion to be connected in the forming step of the first wiring layer. It is done.
In addition, the present invention is a transistor formed in a specific region of the semiconductor device containing a gate oxide; A first wiring layer connected to the gate terminal of the transistor; And a junction portion connected between the gate terminal of the transistor and the first wiring layer, the junction portion including a diode connected between the ground voltage terminal and the transistor, wherein the transistor allows the gate terminal and the junction portion to be connected in the forming step of the first wiring layer. do.

또한, 본 발명은 반도체 기판의 N-웰 영역에 형성되어 게이트 옥사이드층을 포함하는 제 1트랜지스터; 반도체 기판의 P-웰 영역에 형성되어 게이트 옥사이드층을 포함하는 제 2트랜지스터; 제 1트랜지스터의 제 1게이트 단자와 제 2트랜지스터의 제 2게이트 단자를 서로 연결하는 제 1배선층; 및 제 1배선층의 형성 단계에서 제 1게이트 단자 및 제 2게이트 단자와 연결되는 정션부를 포함하는 것을 특징으로 한다. In addition, the present invention includes a first transistor formed in the N-well region of the semiconductor substrate comprising a gate oxide layer; A second transistor formed in the P-well region of the semiconductor substrate and including a gate oxide layer; A first wiring layer connecting the first gate terminal of the first transistor and the second gate terminal of the second transistor to each other; And a junction part connected to the first gate terminal and the second gate terminal in the forming of the first wiring layer.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.Hereinafter, with reference to the accompanying drawings will be described in detail an embodiment of the present invention.

도 5는 본 발명에 따른 반도체 소자에서 씨모스 인버터에 관한 회로도이다. 5 is a circuit diagram of the CMOS inverter in the semiconductor device according to the present invention.

본 발명의 씨모스 인버터는 직렬 연결된 복수개의 인버터 IV3,IV4를 구비한다. The CMOS inverter of the present invention includes a plurality of inverters IV3 and IV4 connected in series.

여기서, 인버터 IV3는 전원전압 VDD 인가단과 접지전압 VSS 인가단 사이에 직렬 연결된 PMOS트랜지스터 P3와 NMOS트랜지스터 N3를 구비한다. PMOS트랜지스터 P4와 NMOS트랜지스터 N4는 공통 게이트 단자를 통해 입력신호 IN1를 입력받고, 공통 드레인 단자를 통해 출력신호 OUT1를 출력한다. The inverter IV3 includes a PMOS transistor P3 and an NMOS transistor N3 connected in series between a power supply voltage VDD supply terminal and a ground voltage VSS supply terminal. The PMOS transistor P4 and the NMOS transistor N4 receive the input signal IN1 through the common gate terminal, and output the output signal OUT1 through the common drain terminal.

그리고, 인버터 IV4는 PMOS트랜지스터 P4와, NMOS트랜지스터 N4 및 정션부(110,112)를 구비한다. 여기서, PMOS트랜지스터 P4와 NMOS트랜지스터 N4는 전원전압 VDD 인가단과 접지전압 VSS 인가단 사이에 직렬 연결된다. PMOS트랜지스터 P4와 NMOS트랜지스터 N4는 공통 게이트 단자를 통해 입력신호 IN2를 입력받고, 공통 드레인 단자를 통해 출력신호 OUT2를 출력한다. Inverter IV4 includes a PMOS transistor P4, an NMOS transistor N4, and junctions 110 and 112. Here, the PMOS transistor P4 and the NMOS transistor N4 are connected in series between the power supply voltage VDD supply terminal and the ground voltage VSS application terminal. The PMOS transistor P4 and the NMOS transistor N4 receive an input signal IN2 through a common gate terminal, and output an output signal OUT2 through a common drain terminal.

여기서, 인버터 IV3와 인버터 IV4는 제 1배선층(100a,100b)과, 제 1배선층(100a,100b) 사이에 연결된 제 2배선층(102)을 통해 연결된다. Here, the inverters IV3 and IV4 are connected through the first wiring layers 100a and 100b and the second wiring layers 102 connected between the first wiring layers 100a and 100b.

또한, 정션부(110)는 PMOS트랜지스터 P4의 게이트 단자와 전원전압 VDD 인가단 사이에 연결된 다이오드 D1를 포함한다. 그리고, 정션부(112)는 접지전압단과 NMOS트랜지스터 N4의 게이트 단자 사이에 연결된 다이오드 D2를 포함한다. In addition, the junction unit 110 includes a diode D1 connected between the gate terminal of the PMOS transistor P4 and the power supply voltage VDD terminal. The junction 112 includes a diode D2 connected between the ground voltage terminal and the gate terminal of the NMOS transistor N4.

이러한 구성을 갖는 본 발명은 플라즈마 손상에 취약한 인버터 IV4의 게이트 레이어에 정션을 연결하기 위한 다이오드 D1,D2를 형성한다. 즉, 플라즈마 손상을 방지하기 위해서는 트랜지스터의 형성 이후에 제 1배선층(100a,100b)에서 N+ 또는 P+ 정션과 연결되도록 한다. 이에 따라, 플라즈마 손상에 의한 게이트 레이어가 차지-업될 경우 정션을 통해 디스차지되거나, (-) 이온 또는 전자를 공급받을 수 있도록 하여 게이트 옥사이드가 플라즈마 손상에 영향을 받지 않도록 한다. The present invention having such a configuration forms diodes D1 and D2 for connecting the junction to the gate layer of inverter IV4 vulnerable to plasma damage. That is, in order to prevent plasma damage, the first wiring layers 100a and 100b are connected to the N + or P + junction after the transistor is formed. Accordingly, when the gate layer due to the plasma damage is charged up, the gate layer may be discharged through the junction or supplied with (−) ions or electrons so that the gate oxide is not affected by the plasma damage.

도 6는 도 5의 씨모스 인버터에서 인버터 IV4에 관한 레이아웃도이다. 도 6의 레이아웃도를 참조하면, 인버터 IV4의 PMOS트랜지스터 P4는 N-웰(120)에 형성되고 NMOS트랜지스터 N4는 P-웰(130)에 형성되어, PMOS트랜지스터 P4와 NMOS트랜지스터 N4의 공통 게이트 단자가 제 1배선층(100b)과 연결된다. 이때, 각 트랜지스터의 게이트 영역은 콘택노드 CN2를 통해 제 1배선층(100b)과 연결된다. FIG. 6 is a layout diagram illustrating an inverter IV4 in the CMOS inverter of FIG. 5. Referring to the layout diagram of FIG. 6, the PMOS transistor P4 of the inverter IV4 is formed in the N-well 120 and the NMOS transistor N4 is formed in the P-well 130 to form a common gate terminal of the PMOS transistor P4 and the NMOS transistor N4. Is connected to the first wiring layer 100b. At this time, the gate region of each transistor is connected to the first wiring layer 100b through the contact node CN2.

그리고, 입력신호 IN2가 인가되는 노드와 PMOS트랜지스터 P4의 게이트 단자 사이에 P+ 정션을 형성하는 다이오드 D1가 연결된다. 또한, 입력신호 IN2가 인가되는 노드와 NMOS트랜지스터 N4의 게이트 단자 사이에 N+ 정션을 형성하는 다이오드 D2가 연결된다. A diode D1 forming a P + junction is connected between the node to which the input signal IN2 is applied and the gate terminal of the PMOS transistor P4. In addition, a diode D2 forming an N + junction is connected between the node to which the input signal IN2 is applied and the gate terminal of the NMOS transistor N4.

이러한 다이오드 D1,D2는 입력신호 IN2가 인가되는 제 1배선층(100b)에 연결된다. 그리고, 다이오드 D1,D2는 N-웰(120)과 P-웰(130)의 여유 공간에 형성되어, 정션 추가에 따른 칩 사이즈의 증가를 최소화시킬 수 있도록 한다. The diodes D1 and D2 are connected to the first wiring layer 100b to which the input signal IN2 is applied. In addition, the diodes D1 and D2 are formed in the free spaces of the N-well 120 and the P-well 130, thereby minimizing the increase in chip size due to the addition of the junction.

또한, 다이오드 D1,D2는 제 1배선층(100b)이 연결되는 방향과 동일한 방향으로 게이트 패턴과 가장 인접한 위치에 N+ 정션과 P+ 정션이 추가로 형성된다. 이에 따라, 제 1배선층(100b)이 게이트 단자와 연결된 이후의 경로에 정션이 형성되는 것을 방지하도록 한다. 즉, 제 1배선층(100b)으로부터 인가되는 플라즈마 이온 이펙트(Effect)가 PMOS트랜지스터 P4와 NMOS트랜지스터 N4의 게이트에 전달되기 이전에 먼저 다이오드 D1,D2의 P+,N+ 정션에 연결되도록 한다. In addition, the diodes D1 and D2 are further formed with the N + junction and the P + junction at a position closest to the gate pattern in the same direction as the first wiring layer 100b is connected. Accordingly, the junction may be prevented from being formed in the path after the first wiring layer 100b is connected to the gate terminal. That is, the plasma ion effect applied from the first wiring layer 100b is first connected to the P + and N + junctions of the diodes D1 and D2 before being transferred to the gates of the PMOS transistor P4 and the NMOS transistor N4.

본 발명은 반도체 소자의 씨모스(CMOS) 인버터를 그 실시예로 설명하였지만, 본 발명은 이에 한정되지 않고 게이트 옥사이드를 사용하는 모든 반도체 회로에 적용이 가능하다. 반도체 소자의 설계시 모든 게이트 패턴은 제 1배선층(100a,100b)의 형성 단계에서 N+ 또는 P+ 정션과 연결되도록 하여 플라즈마 손상에 의한 소자 및 설계 특성이 변화되지 않도록 한다. Although the present invention has described a CMOS inverter of a semiconductor device as an embodiment thereof, the present invention is not limited thereto, and the present invention can be applied to any semiconductor circuit using a gate oxide. In the design of the semiconductor device, all the gate patterns are connected to the N + or P + junction in the formation of the first wiring layers 100a and 100b so that the device and the design characteristics due to plasma damage are not changed.

이상에서 설명한 바와 같이, 본 발명은 공정 진행과정에서 발생하는 플라즈마 손상에 따른 반도체 소자의 특성 저하를 방지하여 동작 특성 및 반도체 소자의 수율을 확보할 수 있도록 하는 효과를 제공한다. As described above, the present invention provides an effect of preventing the deterioration of the characteristics of the semiconductor device due to the plasma damage generated in the process progress to ensure the operating characteristics and the yield of the semiconductor device.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다. In addition, a preferred embodiment of the present invention is for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as belonging to a range.

Claims (12)

반도체 소자의 특정 영역에 형성되어 게이트 옥사이드를 포함하는 트랜지스터; A transistor formed in a specific region of the semiconductor device and including a gate oxide; 상기 트랜지스터의 게이트 단자와 연결된 제 1배선층; 및 A first wiring layer connected to the gate terminal of the transistor; And 상기 트랜지스터의 게이트 단자와 상기 제 1배선층 사이에 연결되고, 상기 트랜지스터와 전원전압단 사이에 연결된 다이오드를 포함하는 정션부를 포함하고, A junction part connected between the gate terminal of the transistor and the first wiring layer and including a diode connected between the transistor and a power supply voltage terminal, 상기 트랜지스터는 상기 제 1배선층의 형성 단계에서 상기 게이트 단자와 상기 정션부가 연결되도록 하는 것을 특징으로 하는 반도체 소자. And the transistor is configured to connect the gate terminal and the junction in the forming of the first wiring layer. 제 1항에 있어서, 상기 트랜지스터는 PMOS트랜지스터를 포함하는 것을 특징으로 하는 반도체 소자. The semiconductor device of claim 1, wherein the transistor comprises a PMOS transistor. 제 1항에 있어서, 상기 트랜지스터는 씨모스 인버터에 포함되는 것을 특징으로 하는 반도체 소자. The semiconductor device of claim 1, wherein the transistor is included in a CMOS inverter. 반도체 소자의 특정 영역에 형성되어 게이트 옥사이드를 포함하는 트랜지스터; A transistor formed in a specific region of the semiconductor device and including a gate oxide; 상기 트랜지스터의 게이트 단자와 연결된 제 1배선층; 및 A first wiring layer connected to the gate terminal of the transistor; And 상기 트랜지스터의 게이트 단자와 상기 제 1배선층 사이에 연결되고, 접지전압단과 상기 트랜지스터 사이에 연결된 다이오드를 포함하는 정션부를 포함하고, A junction portion connected between the gate terminal of the transistor and the first wiring layer and including a diode connected between a ground voltage terminal and the transistor, 상기 트랜지스터는 상기 제 1배선층의 형성 단계에서 상기 게이트 단자와 상기 정션부가 연결되도록 하는 것을 특징으로 하는 반도체 소자. And the transistor is configured to connect the gate terminal and the junction in the forming of the first wiring layer. 제 4항에 있어서, 상기 트랜지스터는 NMOS트랜지스터를 포함하는 것을 특징으로 하는 반도체 소자. The semiconductor device of claim 4, wherein the transistor comprises an NMOS transistor. 제 4항에 있어서, 상기 트랜지스터는 씨모스 인버터에 포함되는 것을 특징으로 하는 반도체 소자. The semiconductor device of claim 4, wherein the transistor is included in a CMOS inverter. 반도체 기판의 N-웰 영역에 형성되어 게이트 옥사이드층을 포함하는 제 1트랜지스터;A first transistor formed in an N-well region of the semiconductor substrate and including a gate oxide layer; 상기 반도체 기판의 P-웰 영역에 형성되어 게이트 옥사이드층을 포함하는 제 2트랜지스터; A second transistor formed in the P-well region of the semiconductor substrate and including a gate oxide layer; 상기 제 1트랜지스터의 제 1게이트 단자와 상기 제 2트랜지스터의 제 2게이트 단자를 서로 연결하는 제 1배선층; 및 A first wiring layer connecting the first gate terminal of the first transistor and the second gate terminal of the second transistor to each other; And 상기 제 1배선층의 형성 단계에서 상기 제 1게이트 단자 및 상기 제 2게이트 단자와 연결되는 정션부를 포함하는 것을 특징으로 하는 반도체 소자. And a junction part connected to the first gate terminal and the second gate terminal in the forming of the first wiring layer. 제 7항에 있어서, 상기 제 1트랜지스터는 PMOS트랜지스터를 포함하는 것을 특징으로 하는 반도체 소자. 8. The semiconductor device of claim 7, wherein the first transistor comprises a PMOS transistor. 제 8항에 있어서, 상기 정션부는 상기 N-웰 영역에서 상기 제 1트랜지스터의 상기 제 1게이트 단자와 연결된 P+ 정션을 포함하는 것을 특징으로 하는 반도체 소자. The semiconductor device of claim 8, wherein the junction part comprises a P + junction connected to the first gate terminal of the first transistor in the N-well region. 제 7항에 있어서, 상기 제 2트랜지스터는 NMOS트랜지스터를 포함하는 것을 특징으로 하는 반도체 소자. 8. The semiconductor device of claim 7, wherein the second transistor comprises an NMOS transistor. 제 10항에 있어서, 상기 정션부는 상기 P-웰 영역에서 상기 제 2트랜지스터의 상기 제 2게이트 단자와 연결된 N+ 정션을 포함하는 것을 특징으로 하는 반도체 소자. The semiconductor device of claim 10, wherein the junction includes an N + junction connected to the second gate terminal of the second transistor in the P-well region. 제 7항에 있어서, 상기 정션부는 상기 제 1배선층이 연결되는 방향과 동일한 방향으로 형성되어 상기 제 1게이트 단자와 상기 제 2게이트 단자에 인접한 위치에 각각 형성됨을 특징으로 하는 반도체 소자. The semiconductor device of claim 7, wherein the junction part is formed in the same direction as the direction in which the first wiring layer is connected, and is formed at positions adjacent to the first gate terminal and the second gate terminal, respectively.
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