JP2001060687A - Manufacture of semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置の製造
方法に係り、特に絶縁ゲート電界効果トランジスタ（Ｍ
ＯＳトランジスタという）のゲート絶縁膜を帯電損傷か
ら保護する半導体装置の製造方法に関する。The present invention relates to a method for manufacturing a semiconductor device, and more particularly to an insulated gate field effect transistor (M).
The present invention relates to a method for manufacturing a semiconductor device for protecting a gate insulating film of an OS transistor (hereinafter referred to as an OS transistor) from damage due to charging.
【０００２】[0002]
【従来の技術】近年、半導体素子の高密度化・高速化に
伴い、半導体素子の構成部品であるキャパシタの容量絶
縁膜やＭＯＳトランジスタのゲート絶縁膜の薄膜化、或
いは配線材料の薄膜化・配線幅の縮小化・多層配線化が
行われている。2. Description of the Related Art In recent years, as semiconductor devices have become higher in density and higher in speed, the capacity insulating film of a capacitor or the gate insulating film of a MOS transistor, which is a component of the semiconductor device, or the wiring material has become thinner and thinner. Reduction in width and multilayer wiring are being performed.
【０００３】通常、半導体装置の製造工程においては、
プラズマ励起ガスを用いる工程が多く使われており、ド
ライエッチングあるいはプラズマによる化学気相成長
（ＣＶＤ）などの工程は、ウェーハをプラズマ励起ガス
中において行われている。ここで、プラズマ励起ガス中
には電荷が存在しているため、ウェーハ表面に露出した
配線等の導体部分から電荷が入り込み半導体素子に帯電
する。そして、この配線がゲート電極に接続し、しか
も、この配線が浮遊状態になっていると、ゲート電極か
らウェーハ基板に電流が流れ、その際にゲート絶縁膜は
帯電損傷を受ける。ゲート絶縁膜がこのようなプロセス
損傷を受けると、半導体装置のスタンバイ時でのリーク
電流の増加やファンクション動作不良による歩留まり低
下をまねく恐れがある。このような半導体素子を帯電損
傷から保護するための従来の技術として、特許第２６１
８４７９号公報に記載され開示されている技術（以下、
第１の従来例と記す）と特開平４−１５８５７８号公報
に記載されている技術（以下、第２の従来例と記す）に
ついて説明する。Usually, in the manufacturing process of a semiconductor device,
Many processes using a plasma excitation gas are used, and processes such as dry etching or plasma enhanced chemical vapor deposition (CVD) are performed on a wafer in a plasma excitation gas. Here, since electric charges are present in the plasma excitation gas, electric charges enter from conductors such as wirings exposed on the wafer surface and charge the semiconductor elements. When the wiring is connected to the gate electrode and the wiring is in a floating state, a current flows from the gate electrode to the wafer substrate, and at that time, the gate insulating film is charged and damaged. When the gate insulating film is damaged by such a process, there is a risk that the leakage current may increase during standby of the semiconductor device or the yield may be reduced due to a malfunction of the function. As a conventional technique for protecting such a semiconductor element from charging damage, Japanese Patent No. 261 is disclosed.
The technology described and disclosed in Japanese Patent No.
A technique (hereinafter referred to as a first conventional example) and a technique described in Japanese Patent Application Laid-Open No. 4-158578 (hereinafter referred to as a second conventional example) will be described.
【０００４】図５は、第１の従来例の説明図である。こ
こで、図５（ａ）は半導体装置の配線パターンを示す平
面図であり、図５（ｂ）は図５（ａ）のＸ−Ｙ線での断
面図であり、図５（ｃ）は半導体装置のスクライブ状態
を示す断面図である。FIG. 5 is an explanatory view of a first conventional example. Here, FIG. 5A is a plan view showing a wiring pattern of the semiconductor device, FIG. 5B is a cross-sectional view taken along the line XY of FIG. 5A, and FIG. FIG. 4 is a cross-sectional view illustrating a scribe state of the semiconductor device.
【０００５】図５（ａ）に示すように、アルミ配線のパ
ターニングの工程で、アルミ配線１０１がスクライブラ
イン１０２上にも形成されるように、フォトリソグラフ
ィ技術、ドライエッチング技術が施される。ここで、判
り易くする目的で、アルミ配線１０１およびスクライブ
ライン１０２に斜線が施されている。As shown in FIG. 5A, in the step of patterning the aluminum wiring, photolithography and dry etching are performed so that the aluminum wiring 101 is also formed on the scribe line 102. Here, for the purpose of easy understanding, the aluminum wiring 101 and the scribe line 102 are hatched.
【０００６】このアルミ配線１０１は、半導体装置のワ
イヤボンディング用の単一のパッドがスクライブライン
１０２上へ、或いは複数のパッドが連結してスクライブ
ライン１０２上へ配設される。また、図５（ａ）のパッ
ドからつながる内部回路１０３の配線パターンがスクラ
イブライン１０２上へ配設される。In the aluminum wiring 101, a single pad for wire bonding of a semiconductor device is provided on the scribe line 102, or a plurality of pads are connected and provided on the scribe line 102. Further, a wiring pattern of the internal circuit 103 connected to the pad of FIG. 5A is provided on the scribe line 102.
【０００７】図５（ｂ）に示すように、アルミ配線１０
１は、シリコン基板１０４上の層間絶縁膜１０５に設け
られたコンタクト孔を通して、上記スクライブライン１
０２上でシリコン基板１０４に接続される。そして、パ
ッシベーション膜１０６が形成される。[0007] As shown in FIG.
Reference numeral 1 denotes the scribe line 1 through a contact hole provided in the interlayer insulating film 105 on the silicon substrate 104.
02 on the silicon substrate 104. Then, a passivation film 106 is formed.
【０００８】このような構成にすることで、アルミ配線
１０１のドライエッチング、レジストのアッシング、パ
ッシベーション膜のエッチング等のプラズマ処理で発生
する電荷は、アルミ配線１０１からシリコン基板１０４
へ形成された電流経路に流れるので、電荷帯電（チャー
ジアップ）は無くなる。With this configuration, electric charges generated by plasma processing such as dry etching of the aluminum wiring 101, ashing of the resist, and etching of the passivation film are transferred from the aluminum wiring 101 to the silicon substrate 104.
Since the current flows through the formed current path, electric charge (charge-up) is eliminated.
【０００９】そして、図５（ｃ）に示すように、スクラ
イブライン１０２は切断され、アルミ配線１０１とシリ
コン基板１０４は電気的に切断分離されて半導体チップ
が形成されるようになる。Then, as shown in FIG. 5C, the scribe line 102 is cut, and the aluminum wiring 101 and the silicon substrate 104 are electrically cut and separated to form a semiconductor chip.
【００１０】図６は、第２の従来例を説明するための、
ＭＯＳトランジスタのゲート電極等の配線図である。図
６に示すように、第２の従来例の半導体装置の製造方法
では、多層配線の少なくとも１つの配線工程で、ＭＯＳ
トランジスタ１０７のゲート電極にアルミ配線が接続さ
れる。そして、配線形成後の工程で切断可能なヒューズ
１０９が設けられる。さらに、上記のヒューズ１０９は
ダイオード素子１１０を通して接地電位（ＧＮＤ）に接
続される。そして、アルミ配線１０８の形成後にヒュー
ズ１０９が切断される。FIG. 6 is a view for explaining a second conventional example.
FIG. 3 is a wiring diagram of a gate electrode and the like of a MOS transistor. As shown in FIG. 6, in the method of manufacturing a semiconductor device according to the second conventional example, at least one wiring step
An aluminum wiring is connected to the gate electrode of transistor 107. Then, a fuse 109 that can be cut in a step after the formation of the wiring is provided. Further, the fuse 109 is connected to a ground potential (GND) through a diode element 110. Then, after the aluminum wiring 108 is formed, the fuse 109 is cut.
【００１１】この第２の従来例の半導体装置の製造方法
は、多層配線の少なくとも１つの配線工程で、配線形成
後の工程で切断可能なヒューズを介してＭＯＳトランジ
スタの保護素子又は保護回路に接続されているため、保
護ダイオードのＰ−Ｎ接合耐圧以上となった時、配線に
帯電した電荷は、ヒューズ及び保護ダイオードを経て、
基板に放電されプロセス損傷から保護される方法となっ
ている。According to the second conventional method of manufacturing a semiconductor device, in at least one wiring step of a multilayer wiring, a connection is made to a protection element or a protection circuit of a MOS transistor via a fuse that can be cut in a step after the wiring is formed. Therefore, when the voltage becomes equal to or higher than the PN junction breakdown voltage of the protection diode, the electric charge on the wiring passes through the fuse and the protection diode,
This is a method in which the substrate is discharged and protected from process damage.
【００１２】[0012]
【発明が解決しようとする課題】しかし、第１の従来例
の半導体装置の製造方法では、プロセス損傷を受けるゲ
ート電極に接続された配線全てをスクライブラインに引
き出すことは、近年の大規模な半導体装置では配線の数
が膨大であるため非現実的であり、またその配線が信号
配線であれば、配線負荷により遅延特性が劣化するとい
う問題があった。また、スクライブライン上の層間絶縁
膜を除去し、シリコン基板が一部露出する様にコンタク
ト形成する工程が必要など、製造工程が増えるという問
題があった。However, in the first conventional method of manufacturing a semiconductor device, it is difficult to draw all wirings connected to a gate electrode which is damaged by a process to a scribe line in recent large-scale semiconductor devices. In the device, the number of wirings is enormous, which is impractical, and if the wirings are signal wirings, there is a problem in that delay characteristics are deteriorated by wiring loads. Further, there is a problem that the number of manufacturing steps increases, such as a step of removing an interlayer insulating film on the scribe line and forming a contact so that a silicon substrate is partially exposed.
【００１３】また、第２の従来例では、アルミ配線工程
において一時ゲート電極がフローティングとなる箇所の
特定が必要となる。しかし、大規模な半導体装置では一
時ゲート電極がフローティングとなる箇所の特定が困難
であるという問題があった。更に大きな問題として、ゲ
ート電極を保護する箇所１つ１つに保護素子又は保護回
路及びヒューズが必要となるため、機能ブロックの面積
が大きくなるという問題とヒューズの切断を全ての箇所
で行う必要があることによる、ヒューズ切断工程に膨大
な時間を要し、また、多層配線になればなる程ヒューズ
の切断が困難になるという問題があった。本発明の目的
は、半導体装置の製造工程で、プラズマ処理工程でのゲ
ート絶縁膜の帯電損傷を簡便な方法で防止する半導体装
置の製造方法を提供することにある。Further, in the second conventional example, it is necessary to specify a portion where the temporary gate electrode becomes floating in the aluminum wiring process. However, in a large-scale semiconductor device, there is a problem that it is difficult to specify a portion where the temporary gate electrode becomes floating. As a further big problem, since a protection element or a protection circuit and a fuse are required for each location for protecting the gate electrode, the area of the functional block becomes large and the fuse must be cut at all locations. Due to the above, there is a problem that an enormous amount of time is required for a fuse cutting step, and that the more multilayered wiring becomes, the more difficult it is to cut the fuse. An object of the present invention is to provide a method for manufacturing a semiconductor device, which can prevent charging damage of a gate insulating film in a plasma processing step by a simple method in a semiconductor device manufacturing process.
【００１４】[0014]
【課題を解決するための手段】このために本発明の半導
体装置の製造方法では、絶縁ゲート電界効果トランジス
タを半導体素子とする半導体装置の配線の形成工程にお
いて、前記絶縁ゲート電界効果トランジスタのゲート電
極に接続するゲート電極配線を形成すると同時に、前記
ゲート電極配線に保護素子を通して接続する別の配線を
前記ゲート電極配線と同一層に形成する。ここで、前記
別の配線は半導体装置の電源配線あるいは接地配線であ
る。In order to achieve the above object, in a method of manufacturing a semiconductor device according to the present invention, in a step of forming a wiring of a semiconductor device using an insulated gate field effect transistor as a semiconductor element, a gate electrode of the insulated gate field effect transistor is formed. At the same time as forming the gate electrode wiring, another wiring connected to the gate electrode wiring through a protection element is formed in the same layer as the gate electrode wiring. Here, the another wiring is a power supply wiring or a ground wiring of the semiconductor device.
【００１５】また、本発明の半導体装置の製造方法で
は、前記別の配線は電源配線であり、初めヒューズを通
して接地配線に接続されており、前記ゲート電極配線の
形成後の工程で、前記ヒューズを切断する。あるいは、
前記別の配線は接地配線であり、初めヒューズを通して
電源配線に接続されており、前記ゲート電極配線の形成
後の工程で、前記ヒューズを切断する。Further, in the method of manufacturing a semiconductor device according to the present invention, the another wiring is a power supply wiring, which is first connected to a ground wiring through a fuse. Disconnect. Or,
The other wiring is a ground wiring, which is first connected to a power supply wiring through a fuse, and cuts the fuse in a step after the formation of the gate electrode wiring.
【００１６】あるいは、本発明の半導体装置の製造方法
では、前記別の配線は初めヒューズを通して基板接続配
線に接続されており、前記ゲート電極配線の形成後の工
程で、前記ヒューズを切断する。Alternatively, in the method of manufacturing a semiconductor device according to the present invention, the another wiring is first connected to the substrate connection wiring through a fuse, and the fuse is cut in a step after the formation of the gate electrode wiring.
【００１７】ここで、前記保護素子は、前記ゲート電極
配線から前記電源配線の方向に対し順特性を示すダイオ
ードである。あるいは、前記保護素子は、前記ゲート電
極配線から前記接地配線の方向に対し逆特性を示すダイ
オードである。Here, the protection element is a diode having a forward characteristic in a direction from the gate electrode wiring to the power supply wiring. Alternatively, the protection element is a diode exhibiting a reverse characteristic in a direction from the gate electrode wiring to the ground wiring.
【００１８】このように本発明では、上記ゲート電極に
接続する配線の形成工程でのドライエッチングのような
プラズマ処理あるいはプラズマＣＶＤ法での層間絶縁膜
の堆積工程で、ゲート電極配線に帯電する電荷は、同時
に上記別の配線に流れ込むようになる。このために、ゲ
ート電極下のゲート絶縁膜の帯電損傷は大幅に低減す
る。As described above, according to the present invention, the electric charge charged to the gate electrode wiring is obtained by a plasma treatment such as dry etching in the step of forming the wiring connected to the gate electrode or a step of depositing the interlayer insulating film by the plasma CVD method. Flows into the another wiring at the same time. For this reason, charging damage of the gate insulating film below the gate electrode is significantly reduced.
【００１９】[0019]
【発明の実施の形態】次に、本発明の第１の実施の形態
を図１乃至図３に基づいて説明する。ここで、図１は、
本発明を説明するための半導体チップの平面図である。
そして、図２は、本発明を適用した回路図であり、図３
は、図２の回路を形成する半導体装置の断面図である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, a first embodiment of the present invention will be described with reference to FIGS. Here, FIG.
It is a top view of a semiconductor chip for explaining the present invention.
FIG. 2 is a circuit diagram to which the present invention is applied, and FIG.
FIG. 3 is a sectional view of a semiconductor device forming the circuit of FIG. 2;
【００２０】図１（ａ）に示すように、半導体チップ１
に半導体装置が形成される工程において、通常のフォト
リソグラフィ技術とドライエッチング技術とで配線が配
設される。この配線の形成工程で、半導体装置を構成す
るＭＯＳトランジスタのゲート電極を接続するゲート電
極配線２が形成されると共に、電源配線３、ＧＮＤ配線
４が同一の配線層に、例えば、第１のアルミ配線層に形
成される。ここで、電源配線３は電源パッド５に接続さ
れ、ＧＮＤ配線４はＧＮＤパッド６に接続される。As shown in FIG. 1A, a semiconductor chip 1
In a process of forming a semiconductor device, wiring is provided by a normal photolithography technique and a dry etching technique. In this wiring forming step, a gate electrode wiring 2 for connecting the gate electrodes of the MOS transistors constituting the semiconductor device is formed, and the power supply wiring 3 and the GND wiring 4 are formed on the same wiring layer, for example, by the first aluminum. It is formed on a wiring layer. Here, the power supply wiring 3 is connected to the power supply pad 5, and the GND wiring 4 is connected to the GND pad 6.
【００２１】そして、上記のゲート電極配線２と電源配
線３との間に保護素子としてダイオード素子７が形成さ
れる。また、電源パッド５とＧＮＤパッド６との間には
ヒューズ８が形成される。ここで、ヒューズ８は上記第
１のアルミ配線層で形成される。Then, a diode element 7 is formed between the gate electrode wiring 2 and the power supply wiring 3 as a protection element. Further, a fuse 8 is formed between the power supply pad 5 and the GND pad 6. Here, the fuse 8 is formed of the first aluminum wiring layer.
【００２２】次に、図１（ｂ）に示すように、全面にプ
ラズマＣＶＤ法で層間絶縁膜が形成され、ヒューズ８上
の層間絶縁膜が除去されてヒューズ８が切断される。こ
のようにして、電源パッド５とＧＮＤパッド６間に切断
部９が形成される。Next, as shown in FIG. 1B, an interlayer insulating film is formed on the entire surface by a plasma CVD method, the interlayer insulating film on the fuse 8 is removed, and the fuse 8 is cut. In this way, a cut portion 9 is formed between the power supply pad 5 and the GND pad 6.
【００２３】上記のゲート電極配線２、電源配線３、Ｇ
ＮＤ配線４等を形成するための第１のアルミ配線層のド
ライエッチング工程では、プラズマによる正電荷帯電が
生じる。しかし、本発明では、ゲート電極配線２は、ダ
イオード素子７を通して電源配線３に、更にはヒューズ
８を通してＧＮＤ配線４に接続されている。ここで、半
導体チップ１上での電源配線３およびＧＮＤ配線４の配
線長は非常に長く、これらの配線には大きな寄生容量が
存在するようになる。このために、上記ドライエッチン
グ工程で、ゲート電極配線２に帯電する正電荷は、ダイ
オード素子７を通して電源配線３に流れ込み、更には、
ヒューズ８を通してＧＮＤ配線４に流れ込む。The above-mentioned gate electrode wiring 2, power supply wiring 3, G
In the dry etching step of the first aluminum wiring layer for forming the ND wiring 4 and the like, positive charge is generated by plasma. However, in the present invention, the gate electrode wiring 2 is connected to the power supply wiring 3 through the diode element 7 and further to the GND wiring 4 through the fuse 8. Here, the wiring lengths of the power supply wiring 3 and the GND wiring 4 on the semiconductor chip 1 are very long, and these wirings have a large parasitic capacitance. For this reason, in the above-mentioned dry etching step, the positive charge charged on the gate electrode wiring 2 flows into the power supply wiring 3 through the diode element 7, and furthermore,
It flows into the GND wiring 4 through the fuse 8.
【００２４】また、上記の層間絶縁膜がプラズマＣＶＤ
法で堆積される場合の帯電電荷も、上記のようにして放
電される。The above-mentioned interlayer insulating film is formed by plasma CVD.
Charges deposited by the method are also discharged as described above.
【００２５】このようにして、本発明では、上記配線の
形成工程あるいは層間絶縁膜の形成工程でのゲート電極
配線２の正電荷帯電は大幅に緩和されるようになる。そ
して、ゲート絶縁膜の帯電損傷は大幅に低減するように
なる。As described above, according to the present invention, the positive charge of the gate electrode wiring 2 in the wiring forming step or the interlayer insulating film forming step is greatly reduced. Then, the charging damage of the gate insulating film is greatly reduced.
【００２６】上記の実施の形態では、電源配線３および
ＧＮＤ配線４にそれぞれパッドの形成される場合が示さ
れている。ここで、このようなパッドは第１のアルミ配
線層に形成されず、電源配線３とＧＮＤ配線４の間にヒ
ューズ８が設けられる場合でもよい。この場合には、電
源パッド５あるいはＧＮＤパッド６は、例えば第２のア
ルミ配線層に形成されることになる。In the above embodiment, the case where pads are formed on the power supply wiring 3 and the GND wiring 4 is shown. Here, such a pad may not be formed in the first aluminum wiring layer, and a fuse 8 may be provided between the power supply wiring 3 and the GND wiring 4. In this case, the power supply pad 5 or the GND pad 6 is formed, for example, on the second aluminum wiring layer.
【００２７】次に、図２で本発明を説明する。ここで、
図１で説明したものと同様のものは同一符号で示す。図
２に示すように、ＣＭＯＳで構成されるインバータチェ
ーン回路において、ＣＭＯＳインバータ１０のゲート電
極１１にゲート電極配線２が接続される。そして、複数
のＣＭＯＳインバータが電源配線３に接続される。ここ
で、ゲート電極配線２と電源配線３との間にはダイオー
ド素子７が、図２に示すようにゲート電極配線２から電
源配線３の方向に対して順特性を示すように設けられ
る。すなわち、ＰＮダイオードにおいて、ゲート電極配
線２がＰ電極に電源配線３がＮ電極に接続される。Next, the present invention will be described with reference to FIG. here,
The same components as those described in FIG. 1 are denoted by the same reference numerals. As shown in FIG. 2, in an inverter chain circuit composed of CMOS, a gate electrode wiring 2 is connected to a gate electrode 11 of a CMOS inverter 10. Then, a plurality of CMOS inverters are connected to the power supply wiring 3. Here, a diode element 7 is provided between the gate electrode wiring 2 and the power supply wiring 3 so as to exhibit a forward characteristic in the direction from the gate electrode wiring 2 to the power supply wiring 3 as shown in FIG. That is, in the PN diode, the gate electrode wiring 2 is connected to the P electrode and the power supply wiring 3 is connected to the N electrode.
【００２８】次に、図３で本発明を説明する。ここで、
図２で説明したものと同様のものは同一符号で示す。図
３に示すように、導電型がＰ型のシリコン基板１２の表
面にＮウェル層１３およびＰウェル層１４が形成され
る。そして、以下に説明するようにＮウェル層１３領域
にＰチャネルＭＯＳトランジスタが形成され、Ｐウェル
層１４領域にＮチャネルＭＯＳトランジスタが形成され
る。すなわち、Ｎウェル層１３の表面にゲート絶縁膜１
５を介してゲート電極１１が形成される。そして、Ｐ+
拡散層１６，１７，１８，１９が形成される。ここで、
Ｐ+ 拡散層１６、Ｐ+ 拡散層１７が、それぞれ、Ｐチャ
ネルＭＯＳトランジスタのソース領域、ドレイン領域と
なる。同様に、Ｐウェル層１４の表面にゲート絶縁膜１
５を介してゲート電極１１ａが形成される。そして、Ｎ
+ 拡散層２０，２１，２２が形成される。ここで、Ｎ+
拡散層２０、Ｎ+ 拡散層２１が、それぞれ、Ｎチャネル
ＭＯＳトランジスタのドレイン領域、ソース領域とな
る。そして、Ｎウェル層１３に形成されたＮ+ 拡散層２
２が電源側の引き出し領域となり、Ｐウェル層１４に形
成されたＰ+ 拡散層１９がＧＮＤ側の引き出し領域とな
る。Next, the present invention will be described with reference to FIG. here,
The same components as those described in FIG. 2 are denoted by the same reference numerals. As shown in FIG. 3, an N-well layer 13 and a P-well layer 14 are formed on a surface of a silicon substrate 12 having a P-type conductivity. Then, as described below, a P-channel MOS transistor is formed in the N-well layer 13 region, and an N-channel MOS transistor is formed in the P-well layer 14 region. That is, the gate insulating film 1 is formed on the surface of the N well layer 13.
5, the gate electrode 11 is formed. And P +
Diffusion layers 16, 17, 18, and 19 are formed. here,
The P + diffusion layer 16 and the P + diffusion layer 17 serve as a source region and a drain region of the P-channel MOS transistor, respectively. Similarly, the gate insulating film 1 is formed on the surface of the P-well layer 14.
5, a gate electrode 11a is formed. And N
+ Diffusion layers 20, 21, 22 are formed. Where N +
Diffusion layer 20 and N + diffusion layer 21 serve as a drain region and a source region of the N-channel MOS transistor, respectively. Then, the N + diffusion layer 2 formed in the N well layer 13
2 is a lead-out region on the power supply side, and the P + diffusion layer 19 formed in the P-well layer 14 is a lead-out region on the GND side.
【００２９】そして、上述した配線の形成工程で電源配
線３が形成され、Ｐ+ 拡散層１６，２２に接続される。
同様にゲート電極配線２も同時に形成され、ゲート電極
１１，１１ａおよびＰ+ 拡散層１８に接続される。ま
た、ＧＮＤ配線２３も形成されＰ+ 拡散層１９およびＮ
+ 拡散層２１に接続される。そして、上述したダイオー
ド素子７は、Ｐ+ 拡散層１８とＮウェル１３のＰＮ接合
で形成されることになる。さらに、このようなダイオー
ド素子は、Ｎ+ 拡散層２２を通って電源配線３に接続さ
れる。Then, the power supply wiring 3 is formed in the above-described wiring forming step, and is connected to the P + diffusion layers 16 and 22.
Similarly, the gate electrode wiring 2 is also formed at the same time, and is connected to the gate electrodes 11, 11a and the P + diffusion layer 18. Further, a GND wiring 23 is also formed, and the P + diffusion layer 19 and N
+ Connected to diffusion layer 21. Then, the above-described diode element 7 is formed by the PN junction of the P + diffusion layer 18 and the N well 13. Further, such a diode element is connected to the power supply wiring 3 through the N + diffusion layer 22.
【００３０】次に、本発明の第２の実施の形態を図４に
基づいて説明する。ここで、図４は、本発明を説明する
ための半導体チップの平面図である。Next, a second embodiment of the present invention will be described with reference to FIG. Here, FIG. 4 is a plan view of a semiconductor chip for explaining the present invention.
【００３１】図４（ａ）に示すように、第１の実施の形
態で説明したのと同様に、半導体チップ１ａに配線が配
設される。この配線の形成工程で、半導体装置を構成す
るＭＯＳトランジスタのゲート電極を接続するゲート電
極配線２ａが形成されると共に、電源配線３ａ、基板接
続配線２４が同一の配線層に、例えば、第１のアルミ配
線層に形成される。ここで、基板接続配線２４は、半導
体チップ１ａの周辺でスクライブ線に接続されシリコン
基板に接続されるようになる。また、判りやすくするた
めに斜線が施されている。さらに、電源配線３ａは電源
パッド５ａに接続されている。As shown in FIG. 4A, wiring is provided on the semiconductor chip 1a in the same manner as described in the first embodiment. In this wiring forming step, a gate electrode wiring 2a connecting the gate electrodes of the MOS transistors constituting the semiconductor device is formed, and the power supply wiring 3a and the substrate connection wiring 24 are formed in the same wiring layer, for example, in the first wiring layer. It is formed on an aluminum wiring layer. Here, the substrate connection wiring 24 is connected to the scribe line around the semiconductor chip 1a and is connected to the silicon substrate. Also, hatching is used for easy understanding. Further, the power supply wiring 3a is connected to the power supply pad 5a.
【００３２】そして、上記のゲート電極配線２ａと電源
配線３ａとの間にダイオード素子７ａが形成される。ま
た、電源パッド５ａと基板接続配線２４との間にはヒュ
ーズ８ａが形成される。ここで、ヒューズ８ａは上記第
１のアルミ配線層で形成される。Then, a diode element 7a is formed between the gate electrode wiring 2a and the power supply wiring 3a. Further, a fuse 8a is formed between the power supply pad 5a and the board connection wiring 24. Here, the fuse 8a is formed of the first aluminum wiring layer.
【００３３】次に、図４（ｂ）に示すように、全面にプ
ラズマＣＶＤ法で層間絶縁膜が形成され、ヒューズ８ａ
上の層間絶縁膜が除去されてヒューズ８ａが切断され
る。このようにして、電源パッド５ａと基板接続配線２
４間に切断部９ａが形成されるようになる。Next, as shown in FIG. 4B, an interlayer insulating film is formed on the entire surface by a plasma CVD method, and a fuse 8a is formed.
The upper interlayer insulating film is removed, and the fuse 8a is cut. Thus, the power supply pad 5a and the board connection wiring 2
The cutting portion 9a is formed between the four.
【００３４】ここで、基板接続配線２４は半導体チップ
１ａに接続されているために、配線形成のためのドライ
エッチング工程で、ゲート電極配線２ａに帯電する正電
荷は、ダイオード素子７ａを通して電源配線３ａに流れ
込み、更には、ヒューズ８ａを通して基板接続配線２４
そしてシリコン基板１ａに流れ込む。Here, since the substrate connection wiring 24 is connected to the semiconductor chip 1a, the positive charge charged to the gate electrode wiring 2a in the dry etching step for forming the wiring is supplied to the power supply wiring 3a through the diode element 7a. To the substrate connection wiring 24 through the fuse 8a.
Then, it flows into the silicon substrate 1a.
【００３５】このようにして、上記配線の形成工程ある
いは層間絶縁膜の形成工程でのゲート電極配線２ａの正
電荷帯電は大幅に緩和され、ゲート絶縁膜の帯電損傷は
皆無になる。In this way, the positive charge of the gate electrode wiring 2a in the wiring forming step or the interlayer insulating film forming step is greatly reduced, and the gate insulating film is not charged.
【００３６】上記の実施の形態では、ゲート電極配線と
電源配線との間に保護素子としてダイオード素子が接続
されている。本発明はこのようなダイオード素子に限定
されるものでない。ダイオード素子に代えてＭＯＳトラ
ンジスタが設けられていてもよい。この場合に、上記Ｍ
ＯＳトランジスタのゲート電極は上記ゲート電極配線に
接続されるものとする。In the above embodiment, a diode element is connected as a protection element between the gate electrode wiring and the power supply wiring. The present invention is not limited to such a diode element. A MOS transistor may be provided instead of the diode element. In this case, the above M
The gate electrode of the OS transistor is connected to the gate electrode wiring.
【００３７】また、本発明は、上記実施の形態で電源配
線とＧＮＤ配線とを入れ替えても同様に適用できる。但
し、この場合には、上記ダイオード素子は、ゲート電極
配線からＧＮＤ配線の方向に逆特性となるように接続さ
れる。すなわち、ＰＮダイオードにおいて、ＧＮＤ配線
がＰ電極にゲート電極配線がＮ電極に接続される。この
場合には、プラズマ処理工程で配線が負電荷帯電する場
合に効果的となる。The present invention can be similarly applied even if the power supply wiring and the GND wiring are exchanged in the above embodiment. However, in this case, the diode elements are connected so as to have opposite characteristics in the direction from the gate electrode wiring to the GND wiring. That is, in the PN diode, the GND wiring is connected to the P electrode, and the gate electrode wiring is connected to the N electrode. This is effective when the wiring is negatively charged in the plasma processing step.
【００３８】また、上記の実施の形態では、ゲート電極
配線、電源配線、ＧＮＤ配線あるいは基板接続配線が第
１のアルミ配線層に形成される場合について説明されて
いる。本発明は、これに限定されるものでなく、これら
の配線が同一の配線層で形成される限り、どのような配
線層に形成されてもよいことにも言及しておく。In the above embodiment, the case where the gate electrode wiring, the power supply wiring, the GND wiring, or the substrate connection wiring is formed in the first aluminum wiring layer has been described. The present invention is not limited to this, and it should be noted that these wirings may be formed on any wiring layer as long as they are formed on the same wiring layer.
【００３９】[0039]
【発明の効果】本発明の半導体装置の製造方法では、Ｍ
ＯＳトランジスタを半導体素子とする半導体装置の配線
の形成工程において、このＭＯＳトランジスタのゲート
電極に接続するゲート電極配線を形成すると同時に、こ
のゲート電極配線に保護素子を通して接続する別の配線
を前記ゲート電極配線と同一層に形成する。あるいは、
ここで、上記別の配線は、初めヒューズを通して更に他
の配線に接続されており、このゲート電極配線の形成後
の工程で、上記ヒューズを切断する。According to the method of manufacturing a semiconductor device of the present invention, M
In a step of forming a wiring of a semiconductor device using an OS transistor as a semiconductor element, a gate electrode wiring connected to a gate electrode of the MOS transistor is formed, and another wiring connected to the gate electrode wiring through a protection element is formed at the same time as the gate electrode. It is formed in the same layer as the wiring. Or,
Here, the another wiring is first connected to another wiring through a fuse, and the fuse is cut in a step after the formation of the gate electrode wiring.
【００４０】このために、上記配線の形成のためのドラ
イエッチング工程あるいはプラズマＣＶＤ法での層間絶
縁膜の堆積工程でゲート電極配線に帯電する電荷は、ダ
イオード素子等の保護素子を通して別の配線に流れ込
み、更には、ヒューズを通して更に別の配線に流れ込
む。For this reason, the electric charge charged to the gate electrode wiring in the dry etching step for forming the wiring or the step of depositing the interlayer insulating film by the plasma CVD method is transferred to another wiring through a protection element such as a diode element. And then further into another wiring through the fuse.
【００４１】このようにして、本発明では、簡便な方法
であって、しかも、半導体装置の機能ブロックの寸法を
小さくできる方法でもって、上記配線の形成工程あるい
は層間絶縁膜の形成工程でのゲート電極配線の電荷帯電
は大幅に緩和されるようになる。そして、ゲート絶縁膜
の帯電損傷は無くなる。As described above, according to the present invention, the gates in the wiring forming step or the interlayer insulating film forming step can be formed by a simple method and a method capable of reducing the size of the functional block of the semiconductor device. The charge on the electrode wiring is greatly reduced. Then, the charging damage of the gate insulating film is eliminated.
【図１】本発明の第１の実施の形態を説明するための半
導体チップの平面図である。FIG. 1 is a plan view of a semiconductor chip for describing a first embodiment of the present invention.
【図２】本発明の第１の実施の形態を説明するためのＣ
ＭＯＳで構成されるインバータチェーン回路図である。FIG. 2 is a diagram for explaining C according to the first embodiment of the present invention;
FIG. 3 is an inverter chain circuit diagram configured by MOS.
【図３】本発明の第１の実施の形態を説明するためのＣ
ＭＯＳインバータの断面図である。FIG. 3 is a diagram for explaining C according to the first embodiment of the present invention;
FIG. 3 is a sectional view of a MOS inverter.
【図４】本発明の第２の実施の形態を説明するための半
導体チップの平面図である。FIG. 4 is a plan view of a semiconductor chip for explaining a second embodiment of the present invention.
【図５】第１の従来例を説明するための配線の平面図お
よびその断面図である。5A and 5B are a plan view and a cross-sectional view of a wiring for explaining a first conventional example.
【図６】第２の従来例を説明するための等価回路図であ
る。FIG. 6 is an equivalent circuit diagram for explaining a second conventional example.
１，１ａ 半導体チップ ２，２ａ ゲート電極配線 ３，３ａ 電源配線 ４，２３ ＧＮＤ配線 ５，５ａ 電源パッド ６ ＧＮＤパッド ７，７ａ ダイオード素子 ８，８ａ ヒューズ ９，９ａ 切断部 １０ ＣＭＯＳインバータ １１，１１ａ ゲート電極 １２ シリコン基板 １３ Ｎウェル １４ Ｐウェル １５ ゲート絶縁膜 １６，１７，１８，１９ Ｐ+ 拡散層 ２０，２１，２２ Ｎ+ 拡散層 ２４ 基板接続配線DESCRIPTION OF SYMBOLS 1, 1a Semiconductor chip 2, 2a Gate electrode wiring 3, 3a Power supply wiring 4, 23 GND wiring 5, 5a Power supply pad 6 GND pad 7, 7a Diode element 8, 8a Fuse 9, 9a Cutting part 10 CMOS inverter 11, 11a Gate Electrode 12 Silicon substrate 13 N well 14 P well 15 Gate insulating film 16, 17, 18, 19 P + diffusion layer 20, 21, 22 N + diffusion layer 24 Substrate connection wiring
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/092 Ｆターム(参考） 5F033 HH08 JJ01 KK08 VV04 VV05 VV07 VV11 5F040 DA23 DA24 DB03 DB06 EH05 EJ03 EJ07 5F048 AA07 AB04 AC01 AC03 AC10 BA01 BE03 BF02 BF11 CC01 CC03 CC06 CC11 CC13 CC18 CC19 5F064 BB07 CC09 CC12 CC21 EE22 EE33 EE52 FF04 FF27 FF32Continued on the front page (51) Int.Cl. 7 Identification code FI Theme coat II (reference) H01L 27/092 F term (reference) 5F033 HH08 JJ01 KK08 VV04 VV05 VV07 VV11 5F040 DA23 DA24 DB03 DB06 EH05 EJ03 EJ07 5F048 AA07 AB04 AC01 AC03 AC10 BA01 BE03 BF02 BF11 CC01 CC03 CC06 CC11 CC13 CC18 CC19 5F064 BB07 CC09 CC12 CC21 EE22 EE33 EE52 FF04 FF27 FF32
Claims (7)
体素子とする半導体装置の配線の形成工程において、前
記絶縁ゲート電界効果トランジスタのゲート電極に接続
するゲート電極配線を形成すると同時に、前記ゲート電
極配線に保護素子を通して接続する別の配線を前記ゲー
ト電極配線と同一層に形成することを特徴とする半導体
装置の製造方法。In a step of forming a wiring of a semiconductor device using an insulated gate field effect transistor as a semiconductor element, a gate electrode wiring connected to a gate electrode of the insulated gate field effect transistor is formed, and at the same time, the gate electrode wiring is protected. A method for manufacturing a semiconductor device, wherein another wiring connected through an element is formed in the same layer as the gate electrode wiring.
るいは接地配線であることを特徴とする請求項１記載の
半導体装置の製造方法。2. The method according to claim 1, wherein said another wiring is a power supply wiring or a ground wiring of the semiconductor device.
ューズを通して接地配線に接続されており、前記ゲート
電極配線の形成後に前記ヒューズを切断することを特徴
とする請求項１記載の半導体装置の製造方法。3. The semiconductor device according to claim 1, wherein said another wiring is a power supply wiring, is connected to a ground wiring through a fuse first, and cuts said fuse after forming said gate electrode wiring. Manufacturing method.
ューズを通して電源配線に接続されており、前記ゲート
電極配線の形成後に前記ヒューズを切断することを特徴
とする請求項１記載の半導体装置の製造方法。4. The semiconductor device according to claim 1, wherein said another wiring is a ground wiring, which is first connected to a power supply wiring through a fuse, and cuts said fuse after forming said gate electrode wiring. Manufacturing method.
板接続配線に接続されており、前記ゲート電極配線の形
成後に前記ヒューズを切断することを特徴とする請求項
２記載の半導体装置の製造方法。5. The method according to claim 2, wherein said another wiring is first connected to a substrate connection wiring through a fuse, and said fuse is cut after forming said gate electrode wiring.
ら前記電源配線の方向に対し順特性を示すダイオードで
あることを特徴とする請求項２、請求項３または請求項
５記載の半導体装置の製造方法。6. The semiconductor device according to claim 2, wherein the protection element is a diode having a forward characteristic in a direction from the gate electrode wiring to the power supply wiring. Production method.
ら前記接地配線の方向に対して逆特性を示すダイオード
であることを特徴とする請求項２、請求項４または請求
項５記載の半導体装置の製造方法。7. The semiconductor device according to claim 2, wherein said protection element is a diode exhibiting a reverse characteristic in a direction from said gate electrode wiring to said ground wiring. Manufacturing method.
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| CN107393908A (en) * | 2017-08-31 | 2017-11-24 | 长江存储科技有限责任公司 | Mos gate oxygen applied to chip device test cell protects system and method |
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Cited By (5)
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| JP4507091B2 (en) * | 2004-12-13 | 2010-07-21 | エルピーダメモリ株式会社 | Semiconductor device manufacturing method and semiconductor device |
| US7492016B2 (en) | 2006-03-31 | 2009-02-17 | International Business Machines Corporation | Protection against charging damage in hybrid orientation transistors |
| US7879650B2 (en) | 2006-03-31 | 2011-02-01 | International Business Machines Corporation | Method of providing protection against charging damage in hybrid orientation transistors |
| CN107393908A (en) * | 2017-08-31 | 2017-11-24 | 长江存储科技有限责任公司 | Mos gate oxygen applied to chip device test cell protects system and method |
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