KR100744641B1 - Method for forming capacitor in semiconductor device - Google Patents

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Abstract

A method for fabricating a capacitor in a semiconductor device is provided to significantly reduce an inclined phenomenon of a storage node which is necessarily produced when an MIM(Metal-Insulator-Metal) cylinder-type capacitor is formed. An insulating layer pattern having a storage node hole is formed on a semiconductor substrate(41). A buffer film(48a) is formed along the insulating layer pattern and the storage node hole, and exposes a bottom surface of the storage node hole and a lower expansion expecting region thereof. The lower expansion expecting region is selectively etched to expand a lower area of the storage node hole, and then the buffer film is removed. A storage node is formed along an inner surface of the storage node hole.

Description

반도체 소자의 캐패시터 제조 방법{METHOD FOR FORMING CAPACITOR IN SEMICONDUCTOR DEVICE}METHODS FOR FORMING CAPACITOR IN SEMICONDUCTOR DEVICE

도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 캐패시터 제조 방법을 도시한 단면도.1A and 1B are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device according to the prior art.

도 2 내지 도 4는 종래 기술에 따른 반도체 소자의 캐패시터 제조시 발생하는 문제점을 나타낸 사진.2 to 4 are photographs showing a problem that occurs when manufacturing a capacitor of a semiconductor device according to the prior art.

도 5a 내지 도 5f는 본 발명의 제1실시예에 따른 반도체 소자의 캐패시터 제조 방법을 도시한 단면도.5A to 5F are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device in accordance with a first embodiment of the present invention.

도 6a 내지 도 6e는 본 발명의 제2실시예에 따른 반도체 소자의 캐패시터 제조 방법을 도시한 단면도. 6A through 6E are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device in accordance with a second embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

41 : 반도체 기판 42 : 층간절연막41 semiconductor substrate 42 interlayer insulating film

43 : 스토리지노드콘택플러그 44 : 식각정지막43: storage node contact plug 44: etch stop

45 : 제1스토리지노드 산화막 46 : 제2스토리지노드 산화막45: first storage node oxide film 46: second storage node oxide film

47 : 제1오픈 영역 48a : 버퍼 스페이서47: first open area 48a: buffer spacer

49a : 스토리지노드 50 : 유전막49a: storage node 50: dielectric layer

51 : 플레이트 전극51: plate electrode

본 발명은 반도체 제조 기술에 관한 것으로, 특히 벌브형 스토리지노드를 갖는 반도체 소자의 캐패시터 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly, to a method of manufacturing a capacitor of a semiconductor device having a bulbous storage node.

반도체 메모리 장치의 최소 선폭이 감소하고 집적도가 증가하면서 캐패시터가 형성되는 면적도 점차 좁아져 가고 있다. 이렇듯 캐패시터가 형성되는 면적이 좁아지더라도 셀 내 캐패시터는 셀당 최소한 요구하는 캐패시턴스를 확보하여야 한다. 이와 같이, 좁은 면적 상에 높은 캐패시턴스를 가지는 캐패시터를 형성하기 위해 스토리지노드를 실린더형(Cylinder)형, 콘케이브(Concave)형 등으로 입체화하거나, 스토리지노드(Storage Node)와 플레이트 전극을 금속막으로 형성하는 방법(MIM; Metal-Insulator-Metal)이 제안되었다.As the minimum line width of semiconductor memory devices decreases and the degree of integration increases, the area in which capacitors are formed is gradually narrowing. In this way, even if the area where the capacitor is formed is narrow, the capacitor in the cell must ensure the minimum required capacitance per cell. As such, in order to form a capacitor having a high capacitance on a small area, the storage node is formed into a cylinder type, a concave type, or the like, or the storage node and the plate electrode are formed of a metal film. Forming method (MIM; Metal-Insulator-Metal) has been proposed.

현재 128MBit 이상의 집적도를 갖는 DRAM에서 통상적인 MIM(Metal-Insulater-Metal) 스택(Stack) TiN 스토리지노드를 위한 콘택 플러그를 형성하는 방법은 다음과 같다.Currently, a method of forming a contact plug for a conventional metal-insulater-metal (MIM) stack TiN storage node in a DRAM having a density of 128 MBit or more is as follows.

도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 캐패시터 제조 방법을 도시한 단면도이다.1A and 1B are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device according to the prior art.

도 1a에 도시된 바와 같이, 반도체 기판(11) 상부에 층간절연막(12)을 형성하고, 층간절연막(12)을 선택적으로 식각하여 스토리지노드콘택홀을 형성한 후, 스토리진도콘택홀 내부에 도전층을 매립하여 스토리지노드콘택플러그(13)를 형성한다.As shown in FIG. 1A, an interlayer insulating layer 12 is formed on the semiconductor substrate 11, and the interlayer insulating layer 12 is selectively etched to form a storage node contact hole, and then conductively formed in the story progress contact hole. The layer is embedded to form the storage node contact plug 13.

그리고 나서, 층간절연막(12) 상에 식각정지막(14) 및 스토리지노드 산화막(15)을 증착한다. 이어서, 스토리지노드 산화막(15) 및 식각정지막(14)을 차례로 식각하여 스토리지노드콘택플러그(13) 상부를 오픈하는 스토리지노드홀(16)을 형성한다. 다음으로, 스토리지노드홀(16)의 내부 표면을 따라 스토리지노드(17)를 형성한다. 예컨대, 스토리지노드(17)는 TiN으로 형성한다.Then, the etch stop film 14 and the storage node oxide film 15 are deposited on the interlayer insulating film 12. Subsequently, the storage node oxide layer 15 and the etch stop layer 14 are sequentially etched to form a storage node hole 16 that opens the upper portion of the storage node contact plug 13. Next, the storage node 17 is formed along the inner surface of the storage node hole 16. For example, the storage node 17 is formed of TiN.

도 1b에 도시된 바와 같이, 실린더형 스토리지노드(17)를 형성하기 위해 불산 계열(HF)의 케미컬 습식 딥(Chemical Wet Dip)을 실시하여 스토리지노드 산화막을 제거한다. As shown in FIG. 1B, a chemical wet dip of hydrofluoric acid (HF) is performed to form the cylindrical storage node 17 to remove the storage node oxide layer.

그러나, 종래 기술에서 상술한 실린더형 캐패시터의 경우 스토리지노드 산화막을 제거할 때, 스토리지노드(17) 하부를 지지하는 디멘젼이 좁아짐에 따라 스토리지노드(17)의 기울어짐 현상(도 1b 참조)이 발생한다.However, in the case of the cylindrical capacitor described above in the related art, when the storage node oxide film is removed, the storage node 17 is tilted as the dimension supporting the lower portion of the storage node 17 (see FIG. 1B) occurs. do.

스토리지노드 기울어짐 현상의 발생 원인은, 실린더를 지지하는 식각정지막과 접촉하는 하부의 디멘젼(Dimension)이 작은 경우에 많이 발생하게 되는데, 현재 실린더형 스토리지노드를 형성하기 위하여 17000Å 이상의 깊이의 스토리지노드 산화막을 식각해야 하기 때문에 실린더 하부 면적이 매우 작게 형성되어 실린더 구조 안정성에 지대한 영향을 미치게 된다.Storage node inclination is often caused when the lower dimension (Dimension) in contact with the etch stop film supporting the cylinder is small, the current storage node of more than 17000Å to form a cylindrical storage node Since the oxide film needs to be etched, the cylinder lower area is formed very small, which greatly affects the stability of the cylinder structure.

따라서, 스토리지노드 기울어짐이 발생하게 되면, 향후 디바이스의 집적도 완료 후에 듀얼 브릿지 페일(Dual Bridge Fail 도 2의 'A' 참조)을 형성하기 때문에 MIM 실린더 집적도시 반드시 제거해야할 디펙트이며, 이를 해결하지 못할 경우 MIM 실린더를 적용하는 디바이스의 완성을 기대할 수 없다.Therefore, when the storage node tilt occurs, the MIM cylinder integrated city must be removed because the dual bridge fail (see 'A' in FIG. 2) is formed after the integration of the device is completed in the future. If not, the completion of the device applying the MIM cylinder cannot be expected.

소자가 집적화 됨에 따라 스토리지노드의 용량을 증가시키기 위해, 스토리지노드 산화막의 높이가 높아지는데, 스토리지노드홀을 형성하기 위한 스토리지노드 산화막 식각시 버티컬(Vertical)하게 식각하기 어려워지므로, 스토리지노드홀의 하부로 갈수록 바닥 면적이 좁아지는 문제(도 3참조)가 있으며, 스토리지노드콘택플러그 상부까지 완전히 식각되지 않고 식각 타겟 만큼 식각되지 못하는 콘택 낫 오픈(도 4의 'C' 참조)과 같은 문제도 발생한다. 이 때, 도 4에서 A는 스토리지노드홀의 탑(Top)부, B는 미들(Middle)부, C는 바텀(Bottom)부를 나타낸다.As the device is integrated, the height of the storage node oxide is increased in order to increase the capacity of the storage node. Since the etching of the storage node oxide to form the storage node hole is difficult to vertically etch, the lower portion of the storage node is lowered. In addition, there is a problem in that the floor area becomes narrower (see FIG. 3), and problems such as contact sick open (see 'C' in FIG. 4) that are not fully etched to the top of the storage node contact plug and cannot be etched as the etch targets. In this case, in FIG. 4, A denotes a top portion of the storage node hole, B denotes a middle portion, and C denotes a bottom portion.

이와 같이, 스토리지노드홀의 바닥 면적이 좁아지는 문제 및 콘택 낫 오픈(Contact Not Open)과 같은 문제는 후속 유전막 증착시 스토리지노드의 깊는 곳까지 증착이 되지 않아 오히려 단면적을 감소시키므로, 캐패시터의 용량이 낮아지고 있는 실정이다. As such, problems such as narrowing the bottom area of the storage node hole and problems such as contact not open are not deposited to the depth of the storage node during subsequent dielectric deposition, which reduces the cross-sectional area, so that the capacity of the capacitor is low. It is losing.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 스토리지노드의 기울어짐 현상을 방지하고 캐패시터의 축적 용량을 증대시키는데 적합한 반도체 소자의 캐패시터 제조 방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been proposed to solve the above problems of the prior art, and an object thereof is to provide a method for manufacturing a capacitor of a semiconductor device suitable for preventing the storage node from tilting and increasing the storage capacity of the capacitor.

상기 목적을 달성하기 위한 일 특징적인 본 발명의 반도체 소자의 캐패시터는 제조 방법은 반도체 기판 상부에 스토리지노드홀이 형성된 절연막 패턴을 형성하는 단계, 상기 절연막 패턴 및 상기 스토리지노드홀의 표면을 따라 버퍼막을 형성하되, 상기 스토리지노드홀의 바닥면 및 하부 확장 예정 영역을 노출시키는 단계, 상기 스토리지노드홀의 하부 확장 예정 영역을 선택적으로 식각하여 상기 스토리지노드홀의 하부 면적을 확장시키는 단계, 상기 버퍼막을 제거하는 단계, 및 상기 스토리지노드홀의 내부 표면을 따라 스토리지노드를 형성하는 단계를 포함한다.According to another aspect of the present invention, there is provided a capacitor of a semiconductor device, the method including: forming an insulating layer pattern having a storage node hole formed on an upper surface of the semiconductor substrate, and forming a buffer layer along a surface of the insulating layer pattern and the storage node hole. Exposing a bottom surface and a bottom expansion area of the storage node hole, selectively etching a bottom expansion area of the storage node hole to expand a bottom area of the storage node hole, removing the buffer layer, and Forming a storage node along an inner surface of the storage node hole.

또한, 본 발명은 반도체 기판 상부에 스토리지노드콘택플러그를 갖는 제1절연막을 형성하는 단계, 상기 제1절연막을 상부에 제2절연막을 형성하는 단계, 상기 제2절연막의 일부를 선택적으로 식각하여 제1오픈 영역을 형성하는 단계, 상기 제1오픈 영역의 양측벽에 스페이서를 형성하는 단계, 상기 스페이서를 식각베리어로 나머지 상기 제2절연막을 선택적으로 식각하여 상기 제1오픈 영역 보다 넓은 선폭을 갖고, 상기 스토리지노드콘택플러그 상부를 오픈하는 제2오픈 영역을 형성하는 단계, 상기 스페이서를 제거하는 단계; 및 상기 제1오픈 영역 및 상기 제2오픈 영역의 표면을 따라 스토리지노드를 형성하는 단계를 포함한다.The present invention also provides a method of forming a first insulating layer having a storage node contact plug on a semiconductor substrate, forming a second insulating layer on the first insulating layer, and selectively etching a portion of the second insulating layer. Forming a first open region, forming a spacer on both sidewalls of the first open region, selectively etching the remaining second insulating layer with the spacer as an etch barrier, and having a wider line width than the first open region, Forming a second open region that opens an upper portion of the storage node contact plug, and removing the spacers; And forming a storage node along surfaces of the first open area and the second open area.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention. .

(제1실시예)(First embodiment)

도 5a 내지 도 5f는 본 발명의 제1실시예에 따른 반도체 소자의 캐패시터 제조 방법을 도시한 단면도이다.5A through 5F are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device in accordance with a first embodiment of the present invention.

도 5a에 도시된 바와 같이, 반도체 기판(41)의 상부에 제1층간절연막(42)을 형성한 후, 제1층간절연막(42)을 관통하는 스토리지노드콘택홀을 형성하고, 이 스토리지노드콘택홀에 매립되는 스토리지노드콘택플러그(43)를 형성한다. 여기서, 도시되지 않았지만, 층간절연막(42) 형성 전에는 통상정으로 워드라인을 포함하는 트랜지스터, 비트라인 공정이 진행된다. As shown in FIG. 5A, after forming the first interlayer insulating layer 42 on the semiconductor substrate 41, a storage node contact hole penetrating the first interlayer insulating layer 42 is formed, and the storage node contact is formed. The storage node contact plug 43 embedded in the hole is formed. Although not shown here, before the interlayer insulating film 42 is formed, a transistor and a bit line process including a word line are normally performed.

그리고, 스토리지노드콘택플러그(43)는 스토리지노드콘택홀을 채울 때까지 전면에 플러그용 폴리실리콘막을 증착한 후, 전면 식각(Etch Back) 또는 화학적·기계적 연마(Chemical Mechanical Polising; CMP) 공정으로 평탄화하여 형성한다.In addition, the storage node contact plug 43 deposits a polysilicon film for the plug on the front surface until the storage node contact hole is filled, and then the surface of the storage node contact plug 43 is flattened by an etching back or chemical mechanical polishing (CMP) process. To form.

다음으로, 스토리지노드콘택플러그(43)가 매립된 제1층간절연막(42) 상에 식각정지막(44), 제1스토리지노드 산화막(45) 및 제2스토리지노드 산화막(46)을 차례로 형성한다.Next, an etch stop layer 44, a first storage node oxide layer 45, and a second storage node oxide layer 46 are sequentially formed on the first interlayer insulating layer 42 having the storage node contact plug 43 embedded therein. .

여기서, 식각정지막(44)은 후속 제1 및 제2스토리지노드 산화막(45, 46)의 건식 식각시 하부 구조의 어택을 방지하기 위한 식각 베리어(Etch barrier) 역할을 하는 것으로 100∼200Å 의 두께를 갖는 질화막으로 형성하며, 제1 및 제2스토리지노드 산화막(45, 46)은 스토리지노드가 형성될 3차원 구조를 제공하기 위한 것으로, 단일 산화막 또는 다중 CVD 산화막으로 형성한다. 이 때, 제1스토리지노드 산화막(45)은 PSG, BPSG와 같은 고도펀트 농도, 저온 CVD 산화막을 사용하고, 제2스 토리지노드 산화막(46)은 제1스토리지노드 산화막 보다 식각율(Etch rate)이 적은 저농도, 고온 CVD 산화막으로 형성하며, 제1스토리지노드 산화막(45)과 제2스토리지노드 산화막(46)의 총두께는 6000∼3000Å 을 갖도록 형성한다.Here, the etch stop layer 44 serves as an etch barrier to prevent attack of the underlying structure during the dry etching of the first and second storage node oxide layers 45 and 46. The first and second storage node oxide layers 45 and 46 may be formed of a nitride film having a structure, and the first and second storage node oxide layers 45 and 46 may be formed of a single oxide layer or multiple CVD oxide layers. At this time, the first storage node oxide layer 45 uses a high-pant concentration such as PSG and BPSG, a low temperature CVD oxide layer, and the second storage node oxide layer 46 has an etching rate higher than that of the first storage node oxide layer. It is formed of a low concentration, high temperature CVD oxide film with a small amount of), and the total thickness of the first storage node oxide film 45 and the second storage node oxide film 46 is formed to be 6000 to 3000 kPa.

이어서, 제2스토리지노드 산화막(46)과 제1스토리지노드 산화막(45)을 차례로 식각하여 식각정지막(44)에서 식각 정지하는 제1오픈 영역(47)을 형성한다. Subsequently, the second storage node oxide layer 46 and the first storage node oxide layer 45 are sequentially etched to form a first open region 47 that is etched away from the etch stop layer 44.

위와 같은 제1오픈 영역(46) 형성시 포토레지스트 패턴을 이용하여 제2스토리지노드 산화막(46) 상에 마스크를 형성한 후, 마스크를 식각 베리어로 제2스토리지노드 산화막(46)과 제1스토리지노드 산화막(45)을 차례로 건식 식각한다. 이 때, 제1오픈 영역(46)의 프로파일은 상부와 비교하여 바닥면으로 내려갈수록 하부 면적이 좁아지는 형태를 갖는다.After forming the mask on the second storage node oxide layer 46 using the photoresist pattern when forming the first open region 46 as described above, the second storage node oxide layer 46 and the first storage layer are used as etching barriers. The node oxide film 45 is sequentially dry-etched. At this time, the profile of the first open area 46 has a form in which the lower area becomes narrower as it goes down to the bottom surface than in the upper part.

한편, 제1스토리지노드 산화막(45)과 제2스토리지노드 산화막(46)의 총 높이가 증가하는 경우에는 식각 공정을 용이하게 진행하기 위해 폴리실리콘 하드마스크를 도입할 수 있다.Meanwhile, when the total heights of the first storage node oxide layer 45 and the second storage node oxide layer 46 increase, a polysilicon hard mask may be introduced to facilitate the etching process.

도 5b에 도시된 바와 같이, 제1오픈 영역(46)을 포함하는 제1스토리지노드 산화막(45) 및 제2스토리지노드 산화막(46)의 표면을 따라 버퍼 물질막(48)을 형성한다. 버퍼 물질막(46)은 후속 공정에서 제1스토리지노드 산화막(45)을 식각할 때 식각 베리어 역할을 하는 것으로 산화막에 대한 식각 선택비가 있는 질화막 계열의 물질막을 사용하며, 제1오픈 영역(47)의 측면부 및 제2스토리지노드 산화막(46)의 상부면에 비해 바닥면에 얇게 증착되도록 스텝 커버리지(Step Coverage)가 열악한 상압화학기상증착법(Atmosphere Chemical Vapor Deposition; APCVD)을 사용하여 30 ∼200Å 두께로 형성한다. As shown in FIG. 5B, a buffer material film 48 is formed along the surfaces of the first storage node oxide film 45 and the second storage node oxide film 46 including the first open region 46. The buffer material layer 46 serves as an etch barrier when etching the first storage node oxide layer 45 in a subsequent process, and uses a nitride layer-based material layer having an etching selectivity with respect to the oxide layer, and the first open region 47. 30-200Å thick using Atmospheric Chemical Vapor Deposition (APCVD) with poor step coverage so as to be thinly deposited on the bottom of the side portion and the top surface of the second storage node oxide layer 46. Form.

도 5c에 도시된 바와 같이, 등방성 식각(Isotropic Etch) 또는 습식 식각(Wet Etch)을 실시하여 제1오픈 영역(47) 내부의 바닥면 및 제1스토리지노드 산화막(45)의 양측면에 형성된 버퍼 물질막(48)을 제거하여 제1오픈 영역(47)의 하부 확장 예정 영역을 노출시킨다. 이후, 식각된 버퍼 물질막(48)을 버퍼 스페이서(48a)라고 나타낸다. 한편, 등방성 식각은 CF4 또는 C2F2 와 같은 카본-플로린 혼합 가스를 사용하고, 습식 식각은 희석된 불산 용액 또는 BOE 용액을 사용한다.As shown in FIG. 5C, a buffer material formed on both bottom surfaces of the first open region 47 and both sides of the first storage node oxide layer 45 by isotropic etching or wet etching. The film 48 is removed to expose the lower extension region of the first open region 47. The etched buffer material film 48 is then referred to as a buffer spacer 48a. Meanwhile, isotropic etching uses a carbon-florin mixed gas such as CF 4 or C 2 F 2, and wet etching uses a dilute hydrofluoric acid solution or a BOE solution.

도 5d에 도시된 바와 같이, 버퍼 스페이서(48a)를 식각 베리어로 산화막 등방성 식각 또는 습식 식각을 실시하여 제1스토리지노드 산화막(45)을 측면 식각하여 제1오픈 영역(47)의 하부 면적을 선택적으로 확장시켜 벌브(Bulb)형 구조를 형성한다. 이하, 제1오픈 영역(47)을 제2오픈 영역(47a)로 나타낸다.As shown in FIG. 5D, the bottom surface of the first open region 47 may be selectively formed by performing sidewall etching of the first storage node oxide layer 45 by performing isotropic etching or wet etching of the oxide layer as the buffer spacer 48a. To form a bulb-shaped structure. Hereinafter, the first open area 47 is shown as a second open area 47a.

이 때, 원래 제1오픈 영역(47)의 선폭은 CD1로 나타내었고, 제1스토리지노드 산화막(45)이 측면 식각됨에 따라 선폭이 증가된 제2오픈 영역(47a)의 선폭은 CD2로 나타낸다. 이렇게, 제1스토리지노드 산화막(45)의 양측 하부 영역을 등방성 식각하여 제1오픈 영역(47)의 하부 면적을 증가시킴으로써, 이후 증착될 스토리지노드의 표면적을 증가시킬 수 있고, 스토리지노드 하부의 표면적을 증가시킴에 따라 종래 기술에서 문제가 되었던 스토리지노드 하부의 면적 감소에 따른 스토리지노드 기울어짐 현상을 방지할 수 있다.In this case, the line width of the first open region 47 is originally represented by CD1, and the line width of the second open region 47a where the line width is increased as the first storage node oxide layer 45 is laterally etched is represented by CD2. As such, by increasing the lower area of the first open region 47 by isotropically etching both lower regions of the first storage node oxide layer 45, the surface area of the storage node to be subsequently deposited may be increased, and the surface area of the lower storage node may be increased. Increasing the storage node can prevent the storage node from being tilted due to the reduction of the area of the lower portion of the storage node, which has been a problem in the prior art.

도 5e에 도시된 바와 같이, 인산(H3PO4) 습식 케미컬을 사용하여 버퍼 스페 이서를 제거한 후 제2오픈 영역(47a)을 포함하는 제1스토리지노드 산화막(45)과 제2스토리지노드 산화막(46)의 표면을 따라 스토리지노드용 물질막(49)을 증착한다. 예컨대, 스토리지노드용 물질막(49)은 CVD 또는 ALD 법을 사용하여 50∼1000Å 의 두께를 갖는 TiN으로 형성한다. As shown in FIG. 5E, after removing the buffer spacer using a phosphoric acid (H 3 PO 4 ) wet chemical, the first storage node oxide layer 45 and the second storage node oxide layer including the second open region 47a are formed. A material layer 49 for the storage node is deposited along the surface of 46. For example, the storage node material film 49 is formed of TiN having a thickness of 50 to 1000 GPa by CVD or ALD method.

도 5f에 도시된 바와 같이, 스토리지노드용 물질막(49) 분리 공정(예컨대 전면 식각)을 진행하여 TiN 스토리지노드(49a)를 형성한다. 그리고 나서, 불산 용액(HF)을 사용하여 제1스토리지노드 산화막 및 제2스토리지노드 산화막을 제거한다.As shown in FIG. 5F, the TiN storage node 49a is formed by performing a separation process (for example, an entire surface etching) of the material layer 49 for the storage node. Then, the first storage node oxide film and the second storage node oxide film are removed using a hydrofluoric acid solution (HF).

이어서, TiN 스토리지노드(49a) 상에 유전막(50) 및 플레이트 전극(51)을 차례로 증착하여 캐패시터를 완성한다.Subsequently, the dielectric film 50 and the plate electrode 51 are sequentially deposited on the TiN storage node 49a to complete the capacitor.

이 때, 유전막(50)은 MO(Metal Organic)CVD 또는 ALD 법을 사용하여 50∼400Å 두께를 갖는 알루미늄산화막(Al2O3) 또는 하프늄산화막(HfO2)으로 형성한다. 이 때, 알루미늄산화막과 하프늄산화막은 단일막으로 사용할 수 있으며 혼합막으로도 사용할 수 있다. At this time, the dielectric film 50 is formed of an aluminum oxide film (Al 2 O 3 ) or a hafnium oxide film (HfO 2 ) having a thickness of 50 to 400 Å using MO (Metal Organic) CVD or ALD method. In this case, the aluminum oxide film and the hafnium oxide film may be used as a single film and may also be used as a mixed film.

플레이트 전극(51)은 스퍼터링법, CVD 또는 ALD 법을 사용하여 500∼3000Å 두게를 갖는 TiN, Ru 또는 폴리실리콘막으로 형성한다. The plate electrode 51 is formed of a TiN, Ru or polysilicon film having a thickness of 500 to 3000 mm by sputtering, CVD, or ALD.

상술한 바와 같이, 제1오픈 영역을 형성한 후, 제1오픈 영역의 양측벽에 스페이서를 형성한 다음, 나머지 스토리지노드 산화막을 식각하여 제2오픈 영역을 구현하므로서, 기울어짐 없는 버티컬한 스토리지노드홀을 얻을 수 있다.As described above, after forming the first open region, spacers are formed on both side walls of the first open region, and then the remaining storage node oxide layer is etched to implement the second open region, thereby maintaining a vertical storage node without tilting. You can get a hole.

또한, 스페이서를 식각 베리어로 스토리지노드 산화막의 하부 영역을 등방성 식각하여 제1오픈 영역의 하부 면적을 증가시킨 벌브형 스토리지노드를 구현하여 캐패시터의 축전 능력을 증가시킬 수 있을 뿐만 아니라, 스토리지노드 하부를 지지하는 면적을 증대시켜 스토리지노드 기울어짐 현상을 방지하여 소자의 집적도를 개선할 수 있다.In addition, a bulb-type storage node having an isotropic etching of the lower portion of the storage node oxide layer by using an spacer as an etch barrier to increase the lower area of the first open region may not only increase the capacitive capacity of the capacitor, but also the lower portion of the storage node. Increasing the supporting area can prevent the storage node from being tilted, thereby improving the integration of the device.

(제2실시예)Second Embodiment

도 6a 내지 도 6e는 본 발명의 제2실시예에 따른 반도체 소자의 캐패시터 제조 방법을 도시한 단면도이다.6A through 6E are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device in accordance with a second embodiment of the present invention.

도 6a에 도시된 바와 같이, 반도체 기판(61)의 상부에 제1층간절연막(62)을 형성한 후, 제1층간절연막(62)을 관통하는 스토리지노드콘택홀을 형성하고, 이 스토리지노드콘택홀에 매립되는 스토리지노드콘택플러그(63)를 형성한다. 여기서, 도시되지 않았지만, 층간절연막(62) 형성 전에는 통상정으로 워드라인을 포함하는 트랜지스터, 비트라인 공정이 진행된다. As shown in FIG. 6A, after forming the first interlayer dielectric layer 62 on the semiconductor substrate 61, a storage node contact hole penetrating the first interlayer dielectric layer 62 is formed, and the storage node contact is formed. The storage node contact plug 63 embedded in the hole is formed. Although not shown, the transistor including the word line and the bit line process are normally performed before the interlayer insulating film 62 is formed.

그리고, 스토리지노드콘택플러그(63)는 스토리지노드콘택홀을 채울 때까지 전면에 플러그용 폴리실리콘막을 증착한 후, 전면 식각(Etch Back) 또는 화학적·기계적 연마(Chemical Mechanical Polising; CMP) 공정으로 평탄화하여 형성한다.In addition, the storage node contact plug 63 deposits a polysilicon film for the plug on the front surface until the storage node contact hole is filled, and then is planarized by an etching back or chemical mechanical polishing (CMP) process. To form.

다음으로, 스토리지노드콘택플러그(63)가 매립된 제1층간절연막(62) 상에 제1스토리지노드 산화막(64) 및 제2스토리지노드 산화막(65)을 차례로 형성한다.Next, the first storage node oxide film 64 and the second storage node oxide film 65 are sequentially formed on the first interlayer insulating film 62 having the storage node contact plug 63 embedded therein.

제1스토리지노드 산화막(64) 및 제2스토리지노드 산화막(65)은 스토리지노드가 형성될 3차원 구조를 제공하기 위한 것으로, 단일 산화막 또는 다중 CVD 산화막 으로 형성한다. 이 때, 제1스토리지노드 산화막(64)은 PSG(Phospho-Silicate-Glass) 제2스토리지노드 산화막(65)은 TEOS(Tetra Ethyl Ortho Silicate)로 형성한다.The first storage node oxide layer 64 and the second storage node oxide layer 65 are provided to provide a three-dimensional structure in which the storage node is to be formed, and are formed of a single oxide layer or multiple CVD oxide layers. In this case, the first storage node oxide film 64 is formed of PSG (Phospho-Silicate-Glass) second storage node oxide film 65 of TEOS (Tetra Ethyl Ortho Silicate).

이어서, 제2스토리지노드 산화막(65)을 선택적으로 식각하여 제1스토리지노드 산화막(64)에서 식각 정지되는 제1오픈 영역(66)을 형성한다.Subsequently, the second storage node oxide layer 65 is selectively etched to form a first open region 66 which is etched away from the first storage node oxide layer 64.

도 6b에 도시된 바와 같이, 제1오픈 영역(66)을 포함하는 제2스토리지노드 산화막(65)의 표면을 따라 스페이서 물질막(67)을 형성한다. 스페이서 물질막(67)은 후속 공정에서 제1스토리지노드 산화막(64)을 식각할 때 식각 베리어 역할을 하는 것으로 산화막에 대한 식각 선택비가 있는 질화막 계열의 물질막을 사용하며, 저압화학기상증착 (Low Pressure Chemical Vapor Deposition; LPCVD)방법으로 10∼100Å 두께를 갖도록 형성한다.As shown in FIG. 6B, a spacer material layer 67 is formed along the surface of the second storage node oxide layer 65 including the first open region 66. The spacer material film 67 serves as an etch barrier when etching the first storage node oxide film 64 in a subsequent process, and uses a nitride film-based material film having an etching selectivity with respect to the oxide film. It is formed to have a thickness of 10 ~ 100Å by Chemical Vapor Deposition (LPCVD) method.

도 6c에 도시된 바와 같이, 전면 식각(Etch Back)을 실시하여 제2스토리지노드 산화막(65)의 상부면 및 제1오픈 영역(66)의 바닥면에 형성된 스페이서 물질막(67)을 제거하여 제1오픈 영역(66)의 양측면에 부착된 스페이서(67a)를 형성한다.As shown in FIG. 6C, an etching back is performed to remove the spacer material layer 67 formed on the top surface of the second storage node oxide layer 65 and the bottom surface of the first open region 66. Spacers 67a attached to both side surfaces of the first open region 66 are formed.

도 6d에 도시된 바와 같이, 스페이서(67a)를 식각 베리어로 등방성 식각을 실시하여 제1스토리지노드 산화막(64)을 측면 식각하여 선폭을 증가시킨다. 즉, 제1오픈 영역(66)의 선폭보다 크면서 양측면으로 스페어(Sphere)모양을 갖는 제2오픈 영역(66a)을 형성한다. 이하, 제1오픈 영역(66)을 제2오픈 영역(66a)로 나타낸다.As shown in FIG. 6D, the line width is increased by isotropically etching the spacer 67a as an etch barrier to etch the side of the first storage node oxide layer 64. That is, the second open region 66a having a spherical shape is formed on both sides while being larger than the line width of the first open region 66. Hereinafter, the first open area 66 is shown as a second open area 66a.

이 때, 원래 제1오픈 영역(66)의 선폭은 CD1로 나타내었고, 제1스토리지노드 산화막(64)이 측면 식각하여 제1오픈 영역(66)의 하부 면적을 확장시킨다. 이 때, 확장된 제2오픈 영역(66a)의 선폭은 CD2로 나타낸다. 이렇게, 제1스토리지노드 산화막(64)의 측면부를 등방성 식각하여 표면적을 증가시킴으로써, 이후 증착될 스토리지노드의 표면적을 증가시킬 수 있고, 표면적을 증가시킴에 따라 스토리지노드 및 유전막의 증착이 용이함과 동시에 캐패시터의 용량을 증가시킬 수 있다.At this time, the line width of the first open region 66 was originally expressed as CD1, and the first storage node oxide layer 64 is laterally etched to expand the lower area of the first open region 66. At this time, the line width of the extended second open region 66a is represented by CD2. As such, by increasing the surface area by isotropically etching the side portions of the first storage node oxide layer 64, the surface area of the storage node to be deposited can be increased, and as the surface area is increased, the storage node and the dielectric film are easily deposited. It is possible to increase the capacity of the capacitor.

또한, 캐패시터의 용량이 증가하면 메모리에서 가장 중요한 데이타 리텐션 타임(Data Retention Time, tREF)을 증가시키는 효과가 있으므로 메모리 특성을 개선할 수 있다. In addition, increasing the capacity of the capacitor has the effect of increasing the most important data retention time (tREF) in the memory can improve the memory characteristics.

이후, 제2오픈 영역(66a)의 양측면에 부착된 스페이서(67a)를 제거하는데, CF4계 가스를 사용하는 건식 식각으로 제거한다. Thereafter, the spacers 67a attached to both sides of the second open region 66a are removed by dry etching using CF 4 -based gas.

도 6e에 도시된 바와 같이, 제2오픈 영역(66a)을 포함하는 제1스토리지노드 산화막(64) 및 제2스토리지노드 산화막(65)의 표면을 따라 스토리지노드용 물질막을 형성한다.As illustrated in FIG. 6E, the storage node material film is formed along the surfaces of the first storage node oxide film 64 and the second storage node oxide film 65 including the second open region 66a.

이후, 스토리지노드용 물질막 분리 공정(예컨대 전면 식각)을 진행하여 스토리지노드(68)를 형성한다. 그리고 나서, 불산 용액(HF)을 사용하여 제1스토리지노드 산화막 및 제2스토리지노드 산화막을 제거한다.Subsequently, the storage node 68 is formed by performing a material layer separation process (for example, front surface etching) for the storage node. Then, the first storage node oxide film and the second storage node oxide film are removed using a hydrofluoric acid solution (HF).

이어서, 스토리지노드(68) 상에 유전막(69) 및 플레이트 전극(70)을 차례로 증착하여 캐패시터를 완성한다.Subsequently, the dielectric film 69 and the plate electrode 70 are sequentially deposited on the storage node 68 to complete the capacitor.

상술한 바와 같이, 스토리지노드가 형성될 오픈 영역의 하부 영역을 등방성 식각하여 스페어 모양을 갖도록 표면적을 증대시켜, 캐패시터의 용량을 증가시킬 수 있고, 종래 기술에서 문제가 되었던 콘택 낫 오픈을 방지할 수 있다.As described above, isotropic etching of the lower region of the open region in which the storage node is to be formed increases the surface area to have a spare shape, thereby increasing the capacity of the capacitor, and preventing contact sick opening, which has been a problem in the prior art. have.

콘택 낫 오픈을 방지하여 유전막의 증착이 용이함에 따라, 메모리에서 가장 중요한 데이타 리텐션 타임을 증가시켜 메모리 특성을 개선할 수 있다. As contact dielectrics are prevented from opening to facilitate deposition of the dielectric layer, memory retention may be improved by increasing the data retention time, which is the most important data in the memory.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 본 발명은 MIM 실린더형 캐패시터 형성시 필연적으로 발생하고 있는 스토리지노드 기울어짐 현상을 현저히 감소시키고 축전 용량을 증가시켜 안정적인 수율 확보할 수 있는 효과가 있다.The present invention described above has the effect of remarkably reducing the storage node inclination, which inevitably occurs when the MIM cylindrical capacitor is formed, and increasing the power storage capacity to secure a stable yield.

또한, 스토리지노드의 바텀부를 스페어(Sphere) 모양으로 형성하여 스토리지노드 바텀부의 단면적이 늘어나 유전막의 증착이 용이함과 동시에 캐패시터의 용량을 증가시키게 하는 효과가 있다.In addition, the bottom portion of the storage node is formed in a spherical shape to increase the cross-sectional area of the bottom portion of the storage node, thereby facilitating the deposition of the dielectric layer and increasing the capacity of the capacitor.

또한, 캐패시터의 용량이 증가하므로 데이타 리프레시 타임(tREF)을 증가시켜 메모리 특성을 향상시키는 효과가 있다.In addition, since the capacity of the capacitor is increased, the data refresh time tREF is increased to improve memory characteristics.

Claims (19)

반도체 기판 상부에 스토리지노드홀이 형성된 절연막 패턴을 형성하는 단계;Forming an insulating layer pattern on which a storage node hole is formed; 상기 절연막 패턴 및 상기 스토리지노드홀의 표면을 따라 버퍼막을 형성하되, 상기 스토리지노드홀의 바닥면 및 하부 확장 예정 영역을 노출시키는 단계;Forming a buffer layer along the insulating layer pattern and a surface of the storage node hole, exposing a bottom surface of the storage node hole and a lower expansion area; 상기 스토리지노드홀의 하부 확장 예정 영역을 선택적으로 식각하여 상기 스토리지노드홀의 하부 면적을 확장시키는 단계; Selectively etching a lower area to be extended of the storage node hole to expand a lower area of the storage node hole; 상기 버퍼막을 제거하는 단계; 및Removing the buffer layer; And 상기 스토리지노드홀의 내부 표면을 따라 스토리지노드를 형성하는 단계Forming a storage node along an inner surface of the storage node hole 를 포함하는 반도체 소자의 캐패시터 제조 방법.Capacitor manufacturing method of a semiconductor device comprising a. 제1항에 있어서,The method of claim 1, 상기 절연막 패턴 및 상기 스토리지노드홀의 표면을 따라 버퍼막을 형성하되, 상기 스토리지노드홀의 바닥면 및 하부 확장 예정 영역을 노출시키는 단계는,Forming a buffer film along the insulating layer pattern and the surface of the storage node hole, exposing the bottom surface and the lower expansion area of the storage node hole, 스텝 커버리지 특성이 열악한 버퍼막을 형성하는 단계; 및Forming a buffer film having poor step coverage characteristics; And 상기 버퍼막을 선택적으로 식각하는 단계Selectively etching the buffer layer 를 더 포함하는 반도체 소자의 캐패시터 제조 방법.Capacitor manufacturing method of a semiconductor device further comprising. 제2항에 있어서,The method of claim 2, 상기 버퍼막은, The buffer film, 상기 절연막 패턴의 상부 및 상기 스토리지노드홀의 양측벽에 비해 상기 스토리지노드홀의 바닥면의 두께를 얇게 형성하는 얇은 반도체 소자의 캐패시터 제조 방법.And a thickness of a bottom surface of the storage node hole is thinner than an upper portion of the insulating layer pattern and both side walls of the storage node hole. 제3항에 있어서,The method of claim 3, 상기 버퍼막은 상압화학기상증착법으로 형성하는 반도체 소자의 캐패시터 제조 방법.The buffer film is a capacitor manufacturing method of a semiconductor device formed by atmospheric pressure chemical vapor deposition. 제4항에 있어서,The method of claim 4, wherein 상기 버퍼막은 질화막을 사용하며, 30∼200Å 두께로 형성하는 반도체 소자의 캐패시터 제조 방법.The buffer film uses a nitride film, and the capacitor manufacturing method of the semiconductor element formed to a thickness of 30 ~ 200Å. 제2항에 있어서,The method of claim 2, 상기 버퍼막을 선택적으로 식각하는 단계는,Selectively etching the buffer layer, 등방성 식각 또는 습식 식각을 실시하는 반도체 소자의 캐패시터 제조 방법.A method for manufacturing a capacitor of a semiconductor device, which performs isotropic etching or wet etching. 제6항에 있어서,The method of claim 6, 상기 등방성 식각은, CF4 또는 C2F2 가스를 사용하는 반도체 소자의 캐패시터 제조 방법.The isotropic etching is a capacitor manufacturing method of a semiconductor device using CF 4 or C 2 F 2 gas. 제6항에 있어서,The method of claim 6, 상기 습식 식각은, 희석된 불산 용액 또는 BOE 용액을 사용하는 반도체 소자의 캐패시터 제조 방법.The wet etching method of manufacturing a capacitor of a semiconductor device using a dilute hydrofluoric acid solution or a BOE solution. 제1항에 있어서,The method of claim 1, 상기 스토리지노드홀의 하부 확장 예정 영역을 선택적으로 식각하여 상기 스토리지노드홀의 하부 면적을 확장시키는 단계는,Selectively etching the lower area to be extended of the storage node hole to expand the lower area of the storage node hole, 등방성 식각 또는 습식 식각을 실시하는 반도체 소자의 캐패시터 제조 방법.A method for manufacturing a capacitor of a semiconductor device, which performs isotropic etching or wet etching. 제1항에 있어서,The method of claim 1, 상기 버퍼막을 제거하는 단계는,Removing the buffer film, 인산(H3PO4) 습식 케미컬을 사용하여 제거하는 반도체 소자의 캐패시터 제조 방법.A method for producing a capacitor of a semiconductor device, which is removed using phosphoric acid (H 3 PO 4 ) wet chemical. 제1항에 있어서,The method of claim 1, 상기 스토리지노드홀의 내부 표면을 따라 스토리지노드를 형성하는 단계는,Forming a storage node along an inner surface of the storage node hole, 상기 절연막 패턴을 제거하는 단계; 및Removing the insulating film pattern; And 상기 스토리지노드 상에 유전막 및 플레이트 전극을 형성하는 단계Forming a dielectric layer and a plate electrode on the storage node 를 더 포함하는 반도체 소자의 캐패시터 제조 방법.Capacitor manufacturing method of a semiconductor device further comprising. 반도체 기판 상부에 스토리지노드콘택플러그를 갖는 제1절연막을 형성하는 단계;Forming a first insulating layer having a storage node contact plug on the semiconductor substrate; 상기 제1절연막을 상부에 제2절연막을 형성하는 단계;Forming a second insulating layer on the first insulating layer; 상기 제2절연막의 일부를 선택적으로 식각하여 제1오픈 영역을 형성하는 단계;Selectively etching a portion of the second insulating layer to form a first open region; 상기 제1오픈 영역의 양측벽에 스페이서를 형성하는 단계;Forming spacers on both sidewalls of the first open region; 상기 스페이서를 식각베리어로 나머지 상기 제2절연막을 선택적으로 식각하여 상기 제1오픈 영역 보다 넓은 선폭을 갖고, 상기 스토리지노드콘택플러그 상부 를 오픈하는 제2오픈 영역을 형성하는 단계;Selectively etching the remaining second insulating layer using the spacer as an etch barrier to form a second open region having a wider line width than the first open region and opening an upper portion of the storage node contact plug; 상기 스페이서를 제거하는 단계; 및Removing the spacers; And 상기 제1오픈 영역 및 상기 제2오픈 영역의 표면을 따라 스토리지노드를 형성하는 단계Forming a storage node along surfaces of the first open area and the second open area; 를 포함하는 반도체 소자의 캐패시터 제조 방법.Capacitor manufacturing method of a semiconductor device comprising a. 제12항에 있어서,The method of claim 12, 상기 제1오픈 영역의 양측벽에 스페이서를 형성하는 단계는,Forming a spacer on both side walls of the first open area, 상기 제1오픈 영역을 포함하는 상기 제2절연막의 표면을 따라 스페이서용 물질막을 형성하는 단계;Forming a material film for a spacer along a surface of the second insulating layer including the first open region; 전면 식각을 실시하여 상기 제2절연막의 표면 및 상기 제1오픈 영역의 바닥면의 상기 스페이서용 물질막을 제거하는 단계Performing an entire surface etching to remove the spacer material film on the surface of the second insulating layer and the bottom surface of the first open region. 를 더 포함하는 반도체 소자의 캐패시터 제조 방법.Capacitor manufacturing method of a semiconductor device further comprising. 제13항에 있어서,The method of claim 13, 상기 스페이서 물질막은,The spacer material film, 질화막 계열의 물질을 LPCVD 방법을 사용하여 10∼100Å두께로 형성하는 반도체 소자의 캐패시터 제조 방법.A method for manufacturing a capacitor of a semiconductor device, wherein a nitride film-based material is formed to have a thickness of 10 to 100 GPa using an LPCVD method. 제12항에 있어서,The method of claim 12, 상기 스페이서를 식각베리어로 나머지 상기 제2절연막을 선택적으로 식각하여 상기 제1오픈 영역 보다 넓은 선폭을 갖고, 상기 스토리지노드콘택플러그 상부를 오픈하는 제2오픈 영역을 형성하는 단계는,Selectively etching the remaining second insulating layer using the spacer as an etch barrier to form a second open region having a wider line width than the first open region and opening the upper portion of the storage node contact plug. 등방성 식각으로 진행하는 반도체 소자의 캐패시터 제조 방법.A method for manufacturing a capacitor of a semiconductor device that proceeds by isotropic etching. 제15항에 있어서,The method of claim 15, 상기 등방성 식각은,The isotropic etching is, BOE 용액을 사용하는 습식 식각으로 진행하는 반도체 소자의 캐패시터 제조 방법.A method for manufacturing a capacitor of a semiconductor device proceeding by wet etching using a BOE solution. 제12항에 있어서,The method of claim 12, 상기 스페이서를 제거하는 단계는,Removing the spacers, CF4계 가스를 사용하는 건식 식각을 진행하는 반도체 소자의 캐패시터 제조 방법.A method for manufacturing a capacitor of a semiconductor device that performs dry etching using a CF 4- based gas. 제12항에 있어서,The method of claim 12, 상기 제1오픈 영역 및 상기 제2오픈 영역의 표면을 따라 스토리지노드를 형성하는 단계는,Forming a storage node along the surfaces of the first open area and the second open area, 상기 제2절연막을 제거하는 단계; 및Removing the second insulating layer; And 상기 스토리지노드 상에 유전막 및 플레이트 전극을 형성하는 단계Forming a dielectric layer and a plate electrode on the storage node 를 더 포함하는 반도체 소자의 캐패시터 제조 방법.Capacitor manufacturing method of a semiconductor device further comprising. 제12항에 있어서,The method of claim 12, 상기 제2절연막은,The second insulating film, PSG와 TEOS가 차례로 적층된 구조를 사용하는 반도체 소자의 캐패시터 제조 방법.A method for manufacturing a capacitor of a semiconductor device using a structure in which PSG and TEOS are stacked in this order.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101145367B1 (en) 2006-06-23 2012-05-15 에스케이하이닉스 주식회사 Method of manufacturing capacitor using amorphous carbon
CN113823630A (en) * 2020-06-19 2021-12-21 长鑫存储技术有限公司 Semiconductor device, capacitor device, and method for manufacturing capacitor device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040078828A (en) * 2003-03-05 2004-09-13 주식회사 하이닉스반도체 Method for forming capacitor in semiconductor device
KR100477807B1 (en) 2002-09-17 2005-03-22 주식회사 하이닉스반도체 Capacitor and method for fabricating the same
KR20050064251A (en) * 2003-12-23 2005-06-29 주식회사 하이닉스반도체 Method of forming elliptical storage node contact for semiconductor device
KR100618861B1 (en) 2004-09-09 2006-08-31 삼성전자주식회사 Semiconductor device having local recess channel transistor and method of fabricating the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100477807B1 (en) 2002-09-17 2005-03-22 주식회사 하이닉스반도체 Capacitor and method for fabricating the same
KR20040078828A (en) * 2003-03-05 2004-09-13 주식회사 하이닉스반도체 Method for forming capacitor in semiconductor device
KR20050064251A (en) * 2003-12-23 2005-06-29 주식회사 하이닉스반도체 Method of forming elliptical storage node contact for semiconductor device
KR100618861B1 (en) 2004-09-09 2006-08-31 삼성전자주식회사 Semiconductor device having local recess channel transistor and method of fabricating the same

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101145367B1 (en) 2006-06-23 2012-05-15 에스케이하이닉스 주식회사 Method of manufacturing capacitor using amorphous carbon
CN113823630A (en) * 2020-06-19 2021-12-21 长鑫存储技术有限公司 Semiconductor device, capacitor device, and method for manufacturing capacitor device
US11749669B2 (en) 2020-06-19 2023-09-05 Changxin Memory Technologies, Inc. Semiconductor device, capacitor device and manufacture method of capacitor device
CN113823630B (en) * 2020-06-19 2024-02-13 长鑫存储技术有限公司 Semiconductor device, capacitor device and method for manufacturing capacitor device

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