KR100744266B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 웨이퍼에 콘택홀을 형성한다는 것으로, 이를 위하여 본 발명은, 반도체 소자의 제조 과정에서 웨이퍼 에지 영역을 제외한 영역에서만 사진 식각 공정을 수행하는 종래 방법과는 달리, 반도체 소자의 제조 과정에서 웨이퍼 상에 제 1 포토레지스트를 도포한 후 이를 패터닝하여 제 1 포토레지스트 패턴을 형성하고, 제 1 포토레지스트 패턴이 형성된 웨이퍼 상부 전면에 제 2 포토레지스트를 도포한 후에, 제 2 포토레지스트가 도포된 웨이퍼 상부를 패터닝하여 에지 영역을 제외한 영역의 제 2 포토레지스트를 제거하고, 웨이퍼 상부 전면을 식각하여 제 1 포토레지스트 패턴에 따라 콘택홀을 형성함으로써, 반도체 소자의 제조 과정에서 웨이퍼 에지 영역을 포함한 상부 전면에 대한 사진 식각 공정을 수행할 수 있어 일정한 패턴 밀도를 유지할 수 있는 것이다.
콘택홀, PEP(Photo-lithography Etching Process : 사진 식각 공정)

Description

반도체 소자의 제조 방법{FABRICATION METHOD FOR SEMICONDUCTOR DEVICE}
도 1은 웨이퍼 에지에 포함된 다이 및 이에 인접한 다이들을 포함하는 일반적인 웨이퍼를 나타낸 도면,
도 2a 내지 도 2d는 본 발명의 일 실시 예에 따라 웨이퍼 상부 전면에 사진 식각 공정을 수행하여 콘택홀을 형성하는 과정을 나타내는 공정 순서도.
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 제조 과정에서 웨이퍼를 패터닝하여 콘택홀을 형성하는데 적합한 반도체 소자의 제조 방법에 관한 것이다.
잘 알려진 바와 같이, 반도체 소자, 특히 메모리 소자를 제조하는데 있어서, 그 크기가 작아짐에 따라 작은 폭과 큰 깊이를 갖는 콘택홀을 형성하는 것이 더욱 요구되고 있다.
이러한 반도체 소자에 있어서, 반도체 기판의 표면을 노출시키는 직접 콘택, 게이트 전극의 상부를 노출시키는 워드 라인 콘택, 비트 라인 콘택 및 플레이트 전 극 콘택 등을 형성하기 위한 콘택홀들이 반도체 소자의 제조 과정상에서 형성되어야 하며, 이와 같은 콘택홀들은 그 깊이가 서로 다양하며, 식각 대상막들도 각각 다양하다.
한편, 종래에 반도체 소자의 콘택홀(비아홀)을 형성하는 과정에서 포토레지스트 패턴을 형성하고, 소정 영역을 식각하여 콘택홀을 형성한 후, 금속 물질(예를 들면, 텅스텐 등)을 형성된 콘택홀에 매립하고, CMP 방식으로 평탄화하는데, 이 때 웨이퍼 에지에서 발생하는 파티클(particle), 스크래치(scratch) 등의 결함이 발생하기 때문에, 다이(die)의 일부분이 웨이퍼 에지 영역에 포함되어 있을 경우(예를 들면, 도시된 도 1에서 a영역 등의 경우) 해당 부분에는 포토레지스트 패턴을 형성하고, 소정 영역을 식각하는 PEP(Photo-lithography Etching Process : 사진 식각 공정)를 수행하지 않았다.
이에 따라, 웨이퍼 에지에 포함되어 있는 다이(die), 즉, a 영역과 인접된 다이(예를 들면, 도시한 도 1에서 b영역 등)는 웨이퍼 내부의 다이들보다 상대적으로 낮은 패턴 밀도를 갖게 되고, 이러한 낮은 패턴 밀도에 따라 콘택홀에 금속 물질을 매립한 후 금속 물질을 평탄화하는 공정을 실시할 경우 낮은 패턴 밀도를 갖는 영역에서는 침식(erosion) 현상이 발생하여 이 후 금속 배선을 형성하는 과정에서 금속 배선의 결함이 발생하는 문제점이 있었다.
따라서, 본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 반도체 소자의 제조 과정에서 웨이퍼 에지 영역에 대한 사진 식각 공정을 수행하여 웨이퍼 전체 패턴 밀도를 일정하게 유지할 수 있는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 반도체 소자의 제조 과정에서 웨이퍼 에지 영역에 대한 사진 식각 공정을 수행하여 금속 물질에 대한 CMP 공정 후에 발생하는 과도한 침식 현상을 방지하고, 이 후 금속 배선 형성을 원활하게 수행할 수 있는 반도체 소자의 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은, 웨이퍼 상에 콘택홀을 형성하는 반도체 소자의 제조 방법으로서, 상기 웨이퍼 상에 제 1 포토레지스트를 도포한 후 이를 패터닝하여 제 1 포토레지스트 패턴을 형성하는 단계와, 상기 제 1 포토레지스트 패턴이 형성된 상기 웨이퍼 상부 전면에 제 2 포토레지스트를 도포하는 단계와, 상기 제 2 포토레지스트가 도포된 상기 웨이퍼 상부를 패터닝하여 에지 영역을 제외한 영역의 제 2 포토레지스트를 제거하는 단계와, 상기 웨이퍼 상부 전면을 식각하여 상기 제 1 포토레지스트 패턴에 따라 콘택홀을 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
본 발명의 상기 및 기타 목적과 여러 가지 장점은 이 기술분야에 숙련된 사람들에 의해 첨부된 도면을 참조하여 하기에 기술되는 본 발명의 바람직한 실시 예로부터 더욱 명확하게 될 것이다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예에 대하여 상세하게 설명한다.
본 발명의 핵심 기술요지는, 반도체 소자의 제조 과정에서 웨이퍼 에지 영역을 제외한 영역에서만 사진 식각 공정을 수행하는 종래 방법과는 달리, 반도체 소자의 제조 과정에서 웨이퍼 상에 제 1 포토레지스트를 도포한 후 이를 패터닝하여 제 1 포토레지스트 패턴을 형성하고, 제 1 포토레지스트 패턴이 형성된 웨이퍼 상부 전면에 제 2 포토레지스트를 도포한 후에, 제 2 포토레지스트가 도포된 웨이퍼 상부를 패터닝하여 에지 영역을 제외한 영역의 제 2 포토레지스트를 제거하고, 웨이퍼 상부 전면을 식각하여 제 1 포토레지스트 패턴에 따라 콘택홀을 형성한다는 것으로, 이러한 기술적 수단을 통해 본 발명에서 목적으로 하는 바를 쉽게 달성할 수 있다.
도 2a 내지 도 2d는 본 발명의 일 실시 예에 따라 웨이퍼 상부 전면에 사진 식각 공정을 수행하여 콘택홀을 형성하는 과정을 나타내는 공정 순서도로서, 이들 도면을 참조하여 본 발명의 일 실시 예에 따른 콘택홀 형성 방법에 대해 설명한다. 또한, 도면의 왼측면은 웨이퍼의 외각, 오른측면은 웨이퍼의 내각으로 하여 설명한다.
도 2a를 참조하면, 웨이퍼(102)의 전면에 제 1 포토레지스트를 도포하고, 이러한 제 1 포토레지스트를 패터닝하여 콘택홀(비아홀)을 형성하기 위한 제 1 포토레지스트 패턴(104)을 형성한다. 여기에서, 제 1 포토레지스트는 대략 4500Å - 6000 Å의 두께 범위를 갖는 것이 바람직하다.
그리고, 도 2b에 도시한 바와 같이 제 1 포토레지스트 패턴(104)이 형성된 웨이퍼(102)의 상부 전면에 제 2 포토레지스트(106)를 도포한다. 여기에서, 제 2 포토레지스트(106)는 웨이퍼(102) 상에 형성된 제 1 포토레지스트 패턴(104)에 따른 홀을 매립하기 위해 제 1 포토레지스트의 50 % - 80 % 정도의 두께 범위를 갖는 것이 바람직하다.
다음에, 웨이퍼(102)의 에지 영역만을 패터닝하여 웨이퍼(102)의 에지 영역을 제외한 영역을 식각한 후, 현상액을 이용하여 현상한다. 이에 따라, 도 2c에 도시한 바와 같이 웨이퍼(102) 에지 부분에 생성된 콘택홀(비아홀)은 제 2 포토레지스트(106)에 의해 블록킹(blocking)된다. 여기에서, 웨이퍼(102)의 에지 영역 패터닝은 웨이퍼(102)의 최외각에서부터 1 mm - 3 mm 정도 이격된 거리까지 패터닝하게 된다. 또한, 웨이퍼(102)의 에지 영역을 제외한 영역의 식각은 제 1 포토레지스트 패턴(104) 상부에 도포한 제 2 포토레지스트를 제거할 때까지 수행된다.
이어서, 도 2d에 도시한 바와 같이 웨이퍼(102)의 상부 전면을 식각하여 콘택홀들을 형성한다. 이 때, 웨이퍼(102) 에지 영역에서는 제 2 포토레지스트(106)에 의해 블록킹되어 이 후 금속 물질(예를 들면, 텅스텐 등)을 매립하고, CMP 방식으로 평탄화하여 콘택 플러그를 형성하고, 금속 배선을 형성하는 과정에서의 결함 발생을 방지한다.
따라서, 웨이퍼 상부에 제 1 포토레지스트 패턴을 형성하고, 그 상부에 제 2 포토레지스트를 도포한 후 패터닝하여 웨이퍼 에지 영역을 제외한 영역의 제 2 포토레지스트를 식각한 후, 잔류하는 포토레지스트 패턴에 따라 웨이퍼의 소정 깊이까지 식각하여 콘택홀을 형성할 수 있다.
이상의 설명에서는 본 발명의 바람직한 실시 예들을 제시하여 설명하였으나 본 발명이 반드시 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함을 쉽게 알 수 있을 것이다.
이상 설명한 바와 같이 본 발명은, 반도체 소자의 제조 과정에서 웨이퍼 에지 영역을 제외한 영역에서만 사진 식각 공정을 수행하는 종래 방법과는 달리, 반도체 소자의 제조 과정에서 웨이퍼 상에 제 1 포토레지스트를 도포한 후 이를 패터닝하여 제 1 포토레지스트 패턴을 형성하고, 제 1 포토레지스트 패턴이 형성된 웨이퍼 상부 전면에 제 2 포토레지스트를 도포한 후에, 제 2 포토레지스트가 도포된 웨이퍼 상부를 패터닝하여 에지 영역을 제외한 영역의 제 2 포토레지스트를 제거하고, 웨이퍼 상부 전면을 식각하여 제 1 포토레지스트 패턴에 따라 콘택홀을 형성함으로써, 반도체 소자의 제조 과정에서 웨이퍼 에지 영역을 포함한 상부 전면에 대한 사진 식각 공정을 수행할 수 있어 일정한 패턴 밀도를 유지할 수 있다.
또한, 반도체 소자의 제조 과정에서 웨이퍼 에지 영역에 대한 사진 식각 공정을 수행함으로써, 금속 물질에 대한 CMP 공정 후에 발생하는 과도한 침식 현상을 방지하고, 이 후 금속 배선 형성을 원활하게 수행할 수 있다.

Claims (4)

  1. 웨이퍼 상에 콘택홀을 형성하는 반도체 소자의 제조 방법으로서,
    상기 웨이퍼 상에 제 1 포토레지스트를 도포한 후 이를 패터닝하여 제 1 포토레지스트 패턴을 형성하는 단계와,
    상기 제 1 포토레지스트 패턴이 형성된 상기 웨이퍼 상부 전면에 제 2 포토레지스트를 도포하는 단계와,
    상기 제 2 포토레지스트가 도포된 상기 웨이퍼 상부를 패터닝하여 에지 영역을 제외한 영역의 제 2 포토레지스트를 제거하는 단계와,
    상기 웨이퍼 상부 전면을 식각하여 상기 제 1 포토레지스트 패턴에 따라 콘택홀을 형성하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1 포토레지스트는, 4500Å - 6000 Å의 두께 범위로 도포되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 제 2 포토레지스트는, 상기 제 1 포토레지스트의 50 % - 80 % 정도의 두께 범위로 도포되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 에지 영역을 제외한 영역은, 상기 웨이퍼의 최외각에서부터 1 mm - 3 mm 정도의 거리가 이격된 영역인 것을 특징으로 하는 반도체 소자의 제조 방법.
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