KR100730469B1 - Cmos image sensor for prevent crosstalk and method for manufacturing the same - Google Patents

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Abstract

A CMOS image sensor for preventing crosstalk and a manufacturing method thereof are provided to secure the uniformity of doping and to minimize a dark current by forming a high concentration epitaxial layer between an isolation layer and a photo diode after a high temperature thermal process. A logic part and a pixel part are defined on a silicon substrate(31). A first isolation layer(36) defines an active region(34) corresponding to the logic part. A second isolation layer(41) defines an active region(35) corresponding to the pixel part. The second isolation layer is deeper than the first isolation layer. A high concentration epitaxial layer(40) is formed between the second isolation layer and the active region corresponding to the pixel part. A photo diode(38) is connected to the epitaxial layer in the active region corresponding to the pixel part. Doping concentration of impurities doped on the epitaxial layer is higher than that of impurities doped on the photo diode.

Description

픽셀간 크로스토크를 방지한 씨모스이미지센서 및 그의 제조 방법{CMOS IMAGE SENSOR FOR PREVENT CROSSTALK AND METHOD FOR MANUFACTURING THE SAME}CMOS image sensor preventing cross-pixel crosstalk and its manufacturing method {CMOS IMAGE SENSOR FOR PREVENT CROSSTALK AND METHOD FOR MANUFACTURING THE SAME}

도 1은 종래기술에 따른 크로스토크 현상을 나타낸 도면,1 is a view showing a crosstalk phenomenon according to the prior art,

도 2a는 본 발명의 실시예에 따른 씨모스 이미지 센서의 구조를 도시한 평면도, 2A is a plan view showing the structure of a CMOS image sensor according to an embodiment of the present invention;

도 2b는 도 2a의 Ⅰ∼Ⅰ선 및 Ⅱ∼Ⅱ'선에 따른 단면도,FIG. 2B is a cross-sectional view taken along lines I to I and II to II 'of FIG. 2A;

도 3a 내지 도 3e는 본 발명의 실시예에 따른 씨모스 이미지 센서의 제조 방법을 도시한 공정 단면도.3A to 3E are cross-sectional views illustrating a method of manufacturing the CMOS image sensor according to an exemplary embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

31 : 실리콘기판 32 : 제1트렌치31: silicon substrate 32: first trench

33 : 제2트렌치 34 : 제1활성영역33: second trench 34: first active region

35 : 제2활성영역 36 : 얕은 소자분리막35: second active region 36: shallow device isolation membrane

37 : 게이트절연막 38 : 포토다이오드37 gate insulating film 38 photodiode

39 : 제3트렌치 40 : 에피택셜층39: third trench 40: epitaxial layer

41 : 깊은 소자분리막41: deep device isolation film

본 발명은 씨모스 이미지 센서의 제조 방법에 관한 것으로, 특히 씨모스 이미지센서 및 그의 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a CMOS image sensor, and more particularly, to a CMOS image sensor and a manufacturing method thereof.

통상적으로 반도체소자의 소자분리(Isolation)를 위해서 STI(Shallow Trench Isolation) 공정을 사용하고 있다. 그러나, 씨모스 이미지센서에서 픽셀사이즈가 점점 감소함에 따라 실리콘기판의 깊은 곳에서 적색선(Red ray)에 의해 발생한 캐리어(carrier)는 인접 픽셀로 쉽게 넘어가서[이를 크로스토크(Crosstalk)라고 함] 노이즈(noise)를 유발하게 될 가능성이 크다.In general, a shallow trench isolation (STI) process is used for device isolation of semiconductor devices. However, as the pixel size decreases in the CMOS image sensor, carriers caused by red rays deep in the silicon substrate easily pass over to adjacent pixels (called crosstalk). It is likely to cause noise.

도 1은 종래기술에 따른 크로스토크 현상을 나타낸 도면이다.1 is a view showing a crosstalk phenomenon according to the prior art.

도 1을 참조하면, 실리콘기판(11)에 포토다이오드(PD)를 포함하는 픽셀이 얕은 소자분리막(12)에 의해 서로 분리되어 형성되어 있다.Referring to FIG. 1, pixels including a photodiode PD on a silicon substrate 11 are separated from each other by a shallow device isolation layer 12.

그러나, 도 1과 같이 얕은 STI 공정만으로 소자분리를 진행하는 종래기술은, 포토다이오드(PD)의 깊은 곳에서 발생하는 캐리어에 의한 전기적 크로스토크를 방지하기 어렵다. However, in the prior art in which device isolation is performed only by a shallow STI process as shown in FIG. 1, it is difficult to prevent electrical crosstalk caused by a carrier occurring deep in the photodiode PD.

이를 방지하기 위해 깊은 트렌치(Deep trench) 소자분리 공정이 제안되었으나, 깊게 트렌치를 형성하는 동안 식각손상(etch damage)을 받은 트렌치 측벽의 전부를 이온주입으로 막을 수 없다. In order to prevent this, a deep trench device isolation process has been proposed, but ion implantation can not block all of the trench sidewalls subjected to etch damage during deep trench formation.

이를 해결하기 위해 인시튜 도우프드 에피택셜(doped epitaxial) 공정으로 트렌치의 측벽에 고농도의 에피택셜층을 형성하는 방법이 제안되었으나, 이때에는 후속 트랜지스터 제작시 필수적으로 수반되는 열공정으로 인해서 에피택셜층의 불순물농도가 감소하는 현상이 발생하게 되고, 이에 의해 픽셀간 도핑농도 불균일을 초래하여 암전류(Dark current)를 방지하기 어렵다.In order to solve this problem, a method of forming a high concentration epitaxial layer on the sidewalls of a trench by an in-situ doped epitaxial process has been proposed. A phenomenon in which the impurity concentration of Pb is reduced occurs, thereby causing the doping concentration non-uniform between pixels, which makes it difficult to prevent dark current.

본 발명은 상기 종래기술의 문제점을 해결하기 위해 제안된 것으로, 픽셀간 크로스토크를 방지하면서 소자분리를 위한 트렌치의 측벽 농도를 균일하게 고농도로 유지하여 암전류를 최소화할 수 있는 씨모스 이미지 센서 및 그의 제조 방법을 제공하는데 그 목적이 있다.The present invention has been proposed to solve the problems of the prior art, CMOS image sensor that can minimize the dark current by maintaining a uniformly high concentration of the sidewall concentration of the trench for device isolation while preventing cross-pixel crosstalk It is an object to provide a manufacturing method.

상기 목적을 달성하기 위한 본 발명의 씨모스 이미지 센서는 로직부분과 픽셀부분이 정의된 실리콘기판; 상기 로직부분에 해당하는 활성영역을 정의하는 제1소자분리막; 상기 픽셀부분에 해당하는 활성영역을 정의하며 상기 제1소자분리막에 비해 그 깊이가 더 깊은 제2소자분리막; 및 상기 제2소자분리막과 상기 픽셀부분에 해당하는 활성영역 사이에 형성된 고농도의 에피택셜층을 포함하되, 상기 픽셀부분에 해당하는 활성영역 내에는 상기 에피택셜층에 접하는 포토다이오드가 구비되고, 상기 에피택셜층에 도핑된 불순물의 도핑농도가 상기 포토다이오드에 도핑된 불순물의 도핑농도보다 더 높은 것을 특징으로 한다.CMOS image sensor of the present invention for achieving the above object is a silicon substrate with a logic portion and a pixel portion defined; A first device isolation layer defining an active region corresponding to the logic portion; A second device isolation layer defining an active region corresponding to the pixel portion and having a depth greater than that of the first device isolation layer; And a high concentration epitaxial layer formed between the second device isolation layer and the active region corresponding to the pixel portion, wherein a photodiode in contact with the epitaxial layer is provided in the active region corresponding to the pixel portion. The doping concentration of the impurities doped in the epitaxial layer is higher than the doping concentration of the impurities doped in the photodiode.

그리고, 본 발명의 씨모스 이미지 센서의 제조 방법은 로직부분과 픽셀부분이 정의된 실리콘기판을 준비하는 단계; 상기 픽셀부분에 해당하는 제1활성영역과 상기 로직부분에 해당하는 제2활성영역을 정의하는 제1소자분리막을 형성하는 단계; 상기 제2활성영역에 로직부분의 트랜지스터를 형성하는 단계; 상기 제1활성영역의 일정 부분에 포토다이오드를 형성하는 단계; 상기 포토다이오드 주변의 상기 제1활성영역의 여분 지역을 소정 깊이로 식각하여 깊은 트렌치를 형성하는 단계; 상기 깊은 트렌치의 바닥 및 측벽에 고농도의 에피택셜층을 성장시키는 단계; 및 상기 깊은 트렌치에 매립되는 제2소자분리막을 형성하는 단계를 포함하는 것을 특징으로 한다.In addition, the manufacturing method of the CMOS image sensor of the present invention comprises the steps of preparing a silicon substrate having a logic portion and a pixel portion defined; Forming a first device isolation layer defining a first active region corresponding to the pixel portion and a second active region corresponding to the logic portion; Forming a transistor of a logic portion in the second active region; Forming a photodiode on a portion of the first active region; Etching deep regions of the first active region around the photodiode to a predetermined depth to form deep trenches; Growing a high concentration epitaxial layer on the bottom and sidewalls of the deep trench; And forming a second device isolation layer embedded in the deep trench.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .

도 2a는 본 발명의 실시예에 따른 씨모스 이미지 센서의 구조를 도시한 평면도이고, 도 2b는 도 2a의 Ⅰ∼Ⅰ선 및 Ⅱ∼Ⅱ'선에 따른 단면도이다.FIG. 2A is a plan view illustrating the structure of the CMOS image sensor according to an exemplary embodiment of the present invention, and FIG. 2B is a cross-sectional view taken along lines I to I and II to II 'of FIG. 2A.

도 2a 및 도 2b를 참조하면, 픽셀로 예정된 실리콘기판(31)에 얕은 제1,2트렌치(32, 33)에 매립된 얕은 소자분리막(36)에 의해 정의되고 포토다이오드(38, PD)가 형성되는 제1활성영역(34)과 트랜지스터들이 형성되는 제2활성영역(35)이 형성된다. 2A and 2B, a photodiode 38 (PD) is defined by a shallow device isolation layer 36 embedded in a first and second trenches 32 and 33 that are shallow in a silicon substrate 31 intended as a pixel. A first active region 34 to be formed and a second active region 35 to which transistors are formed are formed.

그리고, 포토다이오드(38)가 형성된 제1활성영역(34)의 세 방향측의 주변에는 깊은 제3트렌치(39)에 매립된 깊은 소자분리막(41)이 에워싸는 형태로 형성되며, 깊은 소자분리막(41)과 포토다이오드(38) 사이에는 고농도의 에피택셜층(40)이 존재한다. 여기서, 깊은 소자분리막(41)은 얕은 소자분리막(36)보다 더 깊은 깊이 를 갖고, 얕은 소자분리막(36)은 깊은 소자분리막의 주변을 에워싸는 형태가 되며, 에피택셜층(40)은 고농도의 불순물이 도핑되어 얕은 소자분리막(36), 깊은 소자분리막(41)과 더불어 포토다이오드(38)의 깊은 곳에서 발생할 수 있는 암전류를 방지하는 역할을 하고, 깊은 소자분리막(41)은 크로스토크를 방지하는 역할을 한다. 그리고, 고농도의 에피택셜층(40)은 후술하겠지만, 트랜지스터 형성을 위한 고온 열공정이 진행된 후에 형성한다.The deep device isolation film 41 embedded in the deep third trench 39 is formed around the three active sides 34 of the first active region 34 in which the photodiode 38 is formed. There is a high concentration of epitaxial layer 40 between 41 and photodiode 38. Here, the deep device isolation layer 41 has a deeper depth than the shallow device isolation layer 36, and the shallow device isolation layer 36 forms a shape surrounding the deep device isolation layer, and the epitaxial layer 40 has a high concentration of impurities. This doped together with the shallow device isolation film 36 and the deep device isolation film 41 serves to prevent dark current that may occur deep in the photodiode 38, and the deep device isolation film 41 prevents crosstalk. Play a role. The high concentration epitaxial layer 40 will be described later, but is formed after a high temperature thermal process for forming a transistor is performed.

그리고, 제2활성영역(35)의 상부에는 각각 트랜지스터들의 게이트(Rx, Dx, Sx)가 게이트절연막(37) 위에 형성되고, 제1활성영역(34)과 제2활성영역(35)이 교차하는 병목 지역 상부에는 트랜스퍼트랜지스터의 게이트(Tx)가 게이트절연막(37) 위에 형성된다.Gates Rx, Dx, and Sx of the transistors are formed on the gate insulating layer 37, respectively, and the first active region 34 and the second active region 35 cross each other on the second active region 35. The gate Tx of the transfer transistor is formed on the gate insulating layer 37 above the bottleneck area.

한편, 얕은 소자분리막(36)과 깊은 소자분리막(41)은 고밀도플라즈마산화막(HDP oxide)이다.On the other hand, the shallow isolation layer 36 and the deep isolation layer 41 is a high density plasma oxide (HDP oxide).

상술한 도 2a 및 도 2b에 따르면, 본 발명은 포토다이오드(38) 주변의 소자분리막을 깊은 소자분리막(41)으로 형성하고, 상기 깊은 소자분리막(41)이 매립된 제3트렌치(39)의 측벽(포토다이오드와 깊은 소자분리막의 경계부분)에 고농도의 에피택셜층(40)을 형성하므로써, 픽셀에서 발생할 수 있는 도핑의 불균일성으로 인한 암전류를 감소시킬 수 있다. 더불어, 얕은 소자분리막(36)과 깊은 소자분리막(41)을 조합하므로써 전기적인 크로스토크를 더욱 방지할 수 있다.2A and 2B, the present invention forms a device isolation film around the photodiode 38 as a deep device isolation film 41, and the third trench 39 having the deep device isolation film 41 embedded therein. By forming the high concentration epitaxial layer 40 on the sidewall (the boundary between the photodiode and the deep device isolation film), it is possible to reduce the dark current due to the doping unevenness that may occur in the pixel. In addition, electrical crosstalk can be further prevented by combining the shallow device isolation film 36 and the deep device isolation film 41.

또한, 고농도의 에피택셜층(40)의 성장을 고온 열공정을 진행한 후에 진행하므로 에피택셜층(40)에 도핑된 불순물의 도핑농도 감소를 방지할 수 있다.In addition, since the growth of the high concentration epitaxial layer 40 proceeds after the high temperature thermal process, it is possible to prevent the doping concentration of the impurities doped in the epitaxial layer 40 from decreasing.

도 3a 내지 도 3e는 본 발명의 실시예에 따른 씨모스 이미지 센서의 제조 방법을 도시한 공정 단면도로서, 편의상 도면의 좌측은 도 2a의 Ⅰ∼Ⅰ선에 따른 공정단면도이고, 도면의 우측은 도 2a의 Ⅱ∼Ⅱ'선에 따른 공정 단면도이다.3A to 3E are cross-sectional views illustrating a method of manufacturing the CMOS image sensor according to an exemplary embodiment of the present invention. For convenience, the left side of the figure is a process cross-sectional view taken along line I to I of FIG. 2A, and the right side of the figure is It is process sectional drawing along the II-II 'line | wire of 2a.

도 3a에 도시된 바와 같이, 실리콘기판(31)에 STI 공정(이하, '컨벤셔널 STI 공정'이라고 약칭함)을 진행하여 소자분리지역이 될 트렌치(32, 33)를 형성한다. 이때, 트렌치(32, 33)에 의해 포토다이오드를 포함한 픽셀부분이 형성될 활성영역(34, 이하, '제1활성영역'이라고 약칭함)과 포토다이오드를 제외한 나머지 트랜지스터들을 포함하는 로직부분이 형성될 활성영역(35, 이하 '제2활성영역'이라고 약칭함)이 정의된다.As shown in FIG. 3A, the silicon substrate 31 is subjected to an STI process (hereinafter, abbreviated as "conventional STI process") to form trenches 32 and 33 to be device isolation regions. In this case, the trenches 32 and 33 form an active region in which the pixel portion including the photodiode is to be formed (hereinafter, abbreviated as 'first active region') and a logic portion including the remaining transistors except the photodiode. An active region 35 (hereinafter, abbreviated as 'second active region') is defined.

그리고, 트렌치(32, 33) 중에서 제1트렌치(32)에 의해 정의되는 제1활성영역(34)은 실제 포토다이오드가 형성될 활성영역(PD)보다 큰 'PD1'으로 정의한다. 이로써, 여분의 활성영역인 PD1에 의해 제1트렌치(32)의 면적은 포토다이오드 주변에서 실제 사용될 트렌치보다 더 작다.The first active region 34 defined by the first trench 32 among the trenches 32 and 33 is defined as 'PD1' which is larger than the active region PD in which the actual photodiode is to be formed. Thus, the area of the first trench 32 is smaller than the trench actually used around the photodiode by the extra active region PD1.

그리고, 트렌치(32, 33) 중에서 제2트렌치(33)는 트랜지스터들이 형성될 제2활성영역(35) 주변에 형성되는 것으로, 제2활성영역(33)은 실제 사이즈에 맞게 정의한다.In the trenches 32 and 33, the second trench 33 is formed around the second active region 35 in which the transistors are to be formed, and the second active region 33 is defined according to an actual size.

도 3b에 도시된 바와 같이, 갭필절연막 증착 및 STI CMP(STI Chemical Mechanical Polishing)을 진행하여 제1트렌치 및 제2트렌치(32, 33)에 매립되는 소자분리막(36)을 형성한다. 이하, 소자분리막(36)은 '얕은 소자분리막(36)'이라고 약칭한다.As shown in FIG. 3B, a gap fill insulating layer is deposited and STI Chemical Mechanical Polishing (STI CMP) is performed to form an isolation layer 36 embedded in the first and second trenches 32 and 33. Hereinafter, the device isolation film 36 is abbreviated as 'shallow device isolation film 36'.

도 3c에 도시된 바와 같이, 제1활성영역(34)과 제2활성영역(35) 상부에 통상의 제조공정을 이용하여 게이트절연막(37) 및 폴리게이트(Tx, Sx)를 형성하고, 이온주입공정을 진행하여 트랜지스터들을 형성한다. 여기서, 제1활성영역(34)의 일정 표면 상에 형성되는 폴리게이트(Tx)는 트랜스퍼트랜지스터의 게이트이고, 제2활성영역(35)의 표면 상에 형성되는 폴리게이트(Sx)는 리셋트랜지스터(Reset transistor), 드라이브트랜지스터(Drive transistor) 및 셀렉트트랜지스터(Select transistor)의 게이트로서, 도면에서는 셀렉트트랜지스터의 게이트를 나타낸다.As shown in FIG. 3C, the gate insulating layer 37 and the polygates Tx and Sx are formed on the first active region 34 and the second active region 35 using a conventional manufacturing process, and ions are formed. The implantation process is performed to form transistors. Herein, the polygate Tx formed on a surface of the first active region 34 is a gate of a transfer transistor, and the polygate Sx formed on the surface of the second active region 35 is a reset transistor. As a gate of a reset transistor, a drive transistor, and a select transistor, the gate of the select transistor is shown in the figure.

상기 게이트를 형성하기 위한 패터닝시에는 픽셀부분을 제외한 나머지 부분에 산화막 또는 질화막을 하드마스크(Hardmask)로 이용하여 게이트물질을 패터닝한다.When patterning the gate, the gate material is patterned by using an oxide film or a nitride film as a hard mask on the remaining portions except the pixel portion.

그리고, 이온주입에 의해 포토다이오드가 형성될 제1활성영역(34) 내에 포토다이오드(38)가 형성된다. 잘 알려진 바와 같이, 포토다이오드(38)은 깊은 N형 불순물영역(Deep N-)과 얕은 P0 불순물영역(Shallow P0)으로 이루어진다. 여기서, 포토다이오드(38)는 제1활성영역(34)의 실제 포토다이오드가 형성될 지역에만 이온주입을 통해 형성되며, 여분의 PD1 지역에는 형성되지 않는다. 이를 위해 선택적으로 PD1 지역을 마스크로 덮은 후에 포토다이오드(38) 형성을 위한 이온주입을 진행한다.The photodiode 38 is formed in the first active region 34 where the photodiode is to be formed by ion implantation. As is well known, the photodiode 38 is composed of a deep N-type impurity region Deep N − and a shallow P 0 impurity region Shallow P 0 . Here, the photodiode 38 is formed through ion implantation only in the region where the actual photodiode of the first active region 34 is to be formed, and is not formed in the extra PD1 region. For this purpose, after selectively covering the PD1 region with a mask, ion implantation for forming the photodiode 38 is performed.

도 3d에 도시된 바와 같이, 이렇게 트랜지스터 및 포토다이오드(38) 형성이 완료되면 고온 열공정이 거의 완료된 것이다.As shown in FIG. 3D, when the transistor and photodiode 38 are formed in this manner, the high temperature thermal process is almost completed.

이어서, 포토다이오드(38) 주변의 여분의 PD1 지역에 대해 깊은 DTI 공정(Deep STI Process)을 진행하여 제3트렌치(39)를 형성한다. Subsequently, a deep DTI process is performed on the extra PD1 region around the photodiode 38 to form the third trench 39.

이어서, 인시튜 도우프드 에피택셜(In-situ doped epitaxial) 공정을 이용하여 제3트렌치(39)의 바닥 및 측벽에 고농도의 불순물이 도핑된 에피택셜층(40)을 형성한다. 이때, 에피택셜층(40)에 인시튜로 도핑된 불순물은 p형 불순물(예, 보론)로서 에피택셜층(40)은 필드스탑역할 및 크로스토크 방지 역할을 하게 된다. 바람직하게, 에피택셜층(40)에 도핑된 불순물의 도핑농도는 주변의 포토다이오드(38) 지역보다 더 높다.Subsequently, an epitaxial layer 40 doped with a high concentration of impurities is formed on the bottom and sidewalls of the third trench 39 using an in-situ doped epitaxial process. At this time, the impurities doped in-situ to the epitaxial layer 40 are p-type impurities (eg, boron), and the epitaxial layer 40 serves as a field stop role and crosstalk prevention. Preferably, the doping concentration of the dopants doped in the epitaxial layer 40 is higher than the surrounding area of the photodiode 38.

이렇게 형성된 고농도의 에피택셜층(40)은 고온 열공정을 모두 진행한 후에 형성하므로, 도핑 농도 감소가 발생하지 않는다. 이로써, 고온 열공정에 의해 감소된 도펀트 농도에 의해서 측벽에서 발생할 수 있는 암전류(dark current)를 미연에방지할 수 있다. 즉, 포토다이오드(38)의 공핍층이 제3트렌치(39)의 측벽으로 확장되는 것을 방지한다.The high concentration epitaxial layer 40 thus formed is formed after all the high temperature thermal processes are performed, and thus doping concentration reduction does not occur. As a result, it is possible to prevent dark current that may occur in the sidewall due to the dopant concentration reduced by the high temperature thermal process. That is, the depletion layer of the photodiode 38 is prevented from extending to the sidewall of the third trench 39.

도 3e에 도시된 바와 같이, 갭필절연막(예, 고밀도플라즈마산화막) 증착 및 STI CMP(STI Chemical Mechanical Polishing)을 진행하여 제3트렌치(39)에 매립되는 소자분리막(41)을 형성한다. 이하, 제3트렌치(39)에 매립되는 소자분리막(41)은 '깊은 소자분리막(41)'이라고 약칭한다.As shown in FIG. 3E, a gap fill insulating film (eg, a high density plasma oxide film) is deposited and STI CMP (STI Chemical Mechanical Polishing) is performed to form an isolation layer 41 embedded in the third trench 39. Hereinafter, the device isolation layer 41 embedded in the third trench 39 is abbreviated as 'deep device isolation layer 41'.

상술한 실시예에 따르면, 본 발명은 로직부분(트랜지스터들을 포함)은 통상적인 컨벤셔널 STI 공정에 의해 얕은 소자분리막을 형성하고, 포토다이오드(38)를 포함하는 픽셀지역은 깊은 소자분리막(41)으로 형성하고, 상기 깊은 소자분리막 (41)이 매립된 제3트렌치(39)의 측벽에 고농도의 에피택셜층(40)을 형성하므로써, 픽셀에서 발생할 수 있는 도핑의 불균일성으로 인한 암전류를 감소시킬 수 있다. 더불어, 얕은 소자분리막과 깊은 소자분리막을 조합하므로써 전기적인 크로스토크를 더욱 방지할 수 있다.According to the embodiment described above, in the present invention, the logic portion (including transistors) forms a shallow device isolation film by a conventional conventional STI process, and the pixel region including the photodiode 38 has a deep device isolation film 41. By forming the high concentration epitaxial layer 40 on the sidewall of the third trench 39 in which the deep device isolation layer 41 is embedded, the dark current due to the non-uniformity of doping that may occur in the pixel can be reduced. have. In addition, electrical crosstalk can be further prevented by combining the shallow device isolation film and the deep device isolation film.

또한, 고농도의 에피택셜층(40)의 성장을 고온 열공정을 진행한 후에 진행하므로 에피택셜층(40)에 도핑된 불순물의 도핑농도 감소를 방지할 수 있다.In addition, since the growth of the high concentration epitaxial layer 40 proceeds after the high temperature thermal process, it is possible to prevent the doping concentration of the impurities doped in the epitaxial layer 40 from decreasing.

한편, 상술한 실시예에서는 얕은 소자분리막(36)과 깊은 소자분리막(41)이 각각 트렌치를 완전히 채우는 형태로 형성되었으나, 다른 방법으로 얕은 소자분리막(36)과 깊은 소자분리막(41)이 각각 트렌치 상부의 소정 깊이만 채우는 방법으로 진행이 가능하다. 즉, 트렌치의 입구를 막는 형태로 얕은 소자분리막(36)과 깊은 소자분리막(41)을 형성하고, 트렌치의 내부를 비어있는 상태로 만들 수도 있다.Meanwhile, in the above-described embodiment, the shallow device isolation layer 36 and the deep device isolation layer 41 are formed to completely fill the trenches. However, the shallow device isolation layer 36 and the deep device isolation layer 41 are each trenched. It is possible to proceed by filling only a predetermined depth of the upper portion. That is, the shallow device isolation layer 36 and the deep device isolation layer 41 may be formed to block the inlet of the trench, and the inside of the trench may be made empty.

이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.As described above, the present invention is not limited to the above-described embodiments and the accompanying drawings, and the present invention may be variously substituted, modified, and changed without departing from the spirit of the present invention. It will be apparent to those of ordinary skill in Esau.

상술한 본 발명은 얕은 소자분리막과 깊은 소자분리막을 조합하므로써 픽셀간 소자분리 효과를 증대시켜 픽셀간 크로스토크를 방지할 수 있는 효과가 있다.The present invention described above has the effect of preventing crosstalk between pixels by increasing the device isolation effect between pixels by combining a shallow device isolation film and a deep device isolation film.

또한, 본 발명은 포토다이오드에 인접하는 소자분리막을 깊게 형성하고 이 소자분리막과 포토다이오드 사이에 고농도의 에피택셜층을 고온 열공정 후에 형성하므로써 도핑의 균일성을 확보하여 암전류를 최소화시킬 수 있는 효과가 있다.In addition, the present invention is to deeply form a device isolation film adjacent to the photodiode and to form a high concentration epitaxial layer between the device isolation film and the photodiode after the high temperature thermal process to ensure the doping uniformity to minimize the dark current effect There is.

Claims (10)

로직부분과 픽셀부분이 정의된 실리콘기판;A silicon substrate in which logic portions and pixel portions are defined; 상기 로직부분에 해당하는 활성영역을 정의하는 제1소자분리막;A first device isolation layer defining an active region corresponding to the logic portion; 상기 픽셀부분에 해당하는 활성영역을 정의하며 상기 제1소자분리막에 비해 그 깊이가 더 깊은 제2소자분리막; 및A second device isolation layer defining an active region corresponding to the pixel portion and having a depth greater than that of the first device isolation layer; And 상기 제2소자분리막과 상기 픽셀부분에 해당하는 활성영역 사이에 형성된 고농도의 에피택셜층을 포함하되,A high concentration epitaxial layer formed between the second device isolation layer and the active region corresponding to the pixel portion; 상기 픽셀부분에 해당하는 활성영역 내에는 상기 에피택셜층에 접하는 포토다이오드가 구비되고, 상기 에피택셜층에 도핑된 불순물의 도핑농도가 상기 포토다이오드에 도핑된 불순물의 도핑농도보다 더 높은 것을 특징으로 하는 씨모스 이미지 센서.A photodiode in contact with the epitaxial layer is provided in the active region corresponding to the pixel portion, and a doping concentration of impurities doped in the epitaxial layer is higher than that of the impurities doped in the photodiode. CMOS image sensor. 제1항에 있어서,The method of claim 1, 상기 제1소자분리막이 매립된 제1트렌치와 상기 제2소자분리막이 매립된 제2트렌치을 더 포함하며, 상기 제2트렌치는 상기 제1트렌치에 비해 깊이가 더 깊은 것을 특징으로 하는 씨모스 이미지 센서.And a second trench in which the first device isolation film is buried and a second trench in which the second device isolation film is buried, wherein the second trench is deeper than the first trench. . 제2항에 있어서,The method of claim 2, 상기 고농도의 에피택셜층은, 상기 제2트렌치의 바닥 및 측벽에 형성된 것을 특징으로 하는 씨모스 이미지 센서.The high concentration epitaxial layer is formed on the bottom and sidewalls of the second trench. 제3항에 있어서,The method of claim 3, 상기 고농도의 에피택셜층은, p형 불순물이 도핑된 것을 특징으로 하는 씨모스 이미지 센서.And said high concentration epitaxial layer is doped with p-type impurities. 제1항 내지 제4항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 4, 상기 제2소자분리막이 상기 포토다이오드의 주변을 에워싸는 것을 특징으로 하는 씨모스 이미지 센서.And the second device isolation layer surrounds the periphery of the photodiode. 로직부분과 픽셀부분이 정의된 실리콘기판을 준비하는 단계;Preparing a silicon substrate in which logic portions and pixel portions are defined; 상기 픽셀부분에 해당하는 제1활성영역과 상기 로직부분에 해당하는 제2활성영역을 정의하는 제1소자분리막을 형성하는 단계;Forming a first device isolation layer defining a first active region corresponding to the pixel portion and a second active region corresponding to the logic portion; 상기 제2활성영역에 로직부분의 트랜지스터를 형성하는 단계;Forming a transistor of a logic portion in the second active region; 상기 제1활성영역의 일정 부분에 포토다이오드를 형성하는 단계;Forming a photodiode on a portion of the first active region; 상기 포토다이오드 주변의 상기 제1활성영역의 여분 지역을 소정 깊이로 식각하여 깊은 트렌치를 형성하는 단계;Etching deep regions of the first active region around the photodiode to a predetermined depth to form deep trenches; 상기 깊은 트렌치의 바닥 및 측벽에 고농도의 에피택셜층을 성장시키는 단계; 및Growing a high concentration epitaxial layer on the bottom and sidewalls of the deep trench; And 상기 깊은 트렌치에 매립되는 제2소자분리막을 형성하는 단계Forming a second device isolation layer buried in the deep trench 를 포함하는 씨모스 이미지 센서의 제조 방법.Method of manufacturing a CMOS image sensor comprising a. 제6항에 있어서,The method of claim 6, 상기 제1활성영역은 상기 포토다이오드가 형성되는 면적보다 더 넓은 면적으로 형성하는 것을 특징으로 하는 씨모스 이미지 센서의 제조 방법.And the first active region has a larger area than the area where the photodiode is formed. 제6항에 있어서,The method of claim 6, 상기 제1소자분리막은 얕은 트렌치에 매립되는 형태로 형성하고, 상기 얕은 트렌치는 상기 깊은 트렌치보다 그 깊이가 더 얕은 것을 특징으로 하는 씨모스 이미지 센서의 제조 방법.And the first device isolation layer is buried in a shallow trench, and the shallow trench is shallower in depth than the deep trench. 제8항에 있어서,The method of claim 8, 상기 제1소자분리막과 상기 제2소자분리막은, The first device isolation film and the second device isolation film, 각각 상기 얕은 트렌치와 깊은 트렌치의 상부의 소정 깊이만 채우는 형태로 형성되는 것을 특징으로 하는 씨모스 이미지 센서의 제조 방법.The method of manufacturing a CMOS image sensor, characterized in that formed in the form of filling only a predetermined depth of the upper portion of the shallow trench and the deep trench, respectively. 제6항에 있어서,The method of claim 6, 상기 고농도의 에피택셜층 성장시에, p형 불순물이 인시튜로 도핑되는 것을 특징으로 하는 씨모스 이미지 센서의 제조 방법.The p-type impurity is doped in situ during the growth of the high concentration epitaxial layer.
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