KR100721580B1 - Semiconductor device with step gated asymmetry recess and method for manufacturing the same - Google Patents

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Abstract

본 발명은 스텝게이트비대칭리세스 구조의 반도체소자 제조시 소자분리막의 깊이가 낮아지고 폭이 좁아짐에 따라 발생하는 누설을 방지할 수 있는 스텝게이트비대칭리세스구조를 갖는 반도체소자 및 그의 제조 방법을 제공하기 위한 것으로,본 발명의 반도체소자는 돌출된 표면과 리세스된 표면을 갖는 반도체 기판, 상기 반도체 기판의 소자분리지역에 소정 깊이를 갖고 형성된 트렌치, 상기 트렌치의 바닥 모서리 부분에 형성된 라운드 형상의 더미 트렌치, 상기 트렌치와 더미 트렌치에 매립된 소자분리막 및 상기 돌출된 표면과 리세스된 표면에 동시에 걸쳐서 형성된 스텝게이트를 포함하고, 이와 같이 소자분리막이 매립될 트렌치의 바닥 모서리에 마이크로로딩 또는 마이크로트렌치 현상(더미 트렌치 형성)을 인위적으로 유발시키므로써 스텝게이트비대칭리세스구조를 갖는 반도체소자 제조시 발생하는 소자분리막의 깊이 및 폭의 손실을 보상해주어 이웃하는 소자간 누설을 방지할 수 있는 효과가 있다.The present invention provides a semiconductor device having a step gate asymmetric recess structure that can prevent leakage caused by a decrease in the depth and width of the device isolation layer when fabricating a semiconductor device having a step gate asymmetric recess structure, and a manufacturing method thereof. The semiconductor device of the present invention is a semiconductor substrate having a protruding surface and a recessed surface, a trench having a predetermined depth in the device isolation region of the semiconductor substrate, a round-shaped dummy formed in the bottom edge portion of the trench A trench, a device isolation layer embedded in the trench and the dummy trench, and a step gate formed simultaneously over the protruding surface and the recessed surface, and the microloading or micro trench phenomenon at the bottom edge of the trench where the device isolation layer is to be embedded. Step by artificially inducing (dummy trench formation) Compensation for the loss of the depth and the width of the device isolation film generated during the fabrication of a semiconductor device having a bit asymmetric recess structure has an effect of preventing leakage between neighboring devices.

스텝게이트비대칭리세스, 트렌치, 더미트렌치, 마이크로로딩 Step Gate Asymmetric Recess, Trench, Dummy Trench, Micro Loading

Description

스텝게이트비대칭리세스구조를 갖는 반도체소자 및 그의 제조 방법{SEMICONDUCTOR DEVICE WITH STEP GATED ASYMMETRY RECESS AND METHOD FOR MANUFACTURING THE SAME}A semiconductor device having a step gate asymmetric recess structure and a method for manufacturing the same {SEMICONDUCTOR DEVICE WITH STEP GATED ASYMMETRY RECESS AND METHOD FOR MANUFACTURING THE SAME}

도 1은 종래기술에 따른 스텝게이트비대칭리세스 구조를 갖는 반도체소자의 제조 방법을 간략히 도시한 도면,1 is a view schematically illustrating a method of manufacturing a semiconductor device having a step gate asymmetric recess structure according to the prior art;

도 2는 본 발명의 실시예에 따른 스텝게이트비대칭리세스 구조를 갖는 반도체소자의 구조단면도,2 is a structural cross-sectional view of a semiconductor device having a step gate asymmetric recess structure according to an embodiment of the present invention;

도 3a 내지 도 3f는 본 발명의 실시예에 따른 스텝게이트비대칭리세스구조를 갖는 반도체소자의 제조 방법을 도시한 공정 단면도.3A to 3F are cross-sectional views illustrating a method of manufacturing a semiconductor device having a step gate asymmetric recess structure in accordance with an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

21 : 반도체 기판 22 : 패드산화막21 semiconductor substrate 22 pad oxide film

23 : 패드질화막 24 : 소자분리마스크23: pad nitride film 24: device isolation mask

25 : 트렌치 26, 26a : 더미트렌치25: trench 26, 26a: dummy trench

27 : 소자분리막 28 : 마스크27 device isolation layer 28 mask

29 : 리세스패턴 30 : 게이트산화막29 recess pattern 30 gate oxide film

31 : 스텝게이트31: step gate

본 발명은 반도체 제조 기술에 관한 것으로, 특히 스텝게이트비대칭리세스 구조(STep gated Asymmetry Recess, STAR)를 갖는 반도체소자 및 그의 제조 방법에 관한 겋이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly, to a semiconductor device having a step gated asymmetry recess (STAR) and a manufacturing method thereof.

최근에, DRAM을 제조할 때 채널 길이가 짧아 소자의 리프레시 특성이 악화되는데, 이를 극복하기 위하여 리세스게이트(Recess Ggate) 구조 또는 스텝게이트비대칭리세스(STAR) 구조가 제안되었고, 이러한 구조들을 통해 채널길이를 증가시켜 문턱전압을 증가시키는 효과를 얻는다.Recently, when the DRAM is manufactured, a short channel length deteriorates the refresh characteristics of the device. To overcome this, a recess gate structure or a step gate asymmetric recess structure has been proposed. By increasing the channel length, the threshold voltage is increased.

도 1은 종래기술에 따른 스텝게이트비대칭리세스 구조를 갖는 반도체소자의 제조 방법을 간략히 도시한 도면이다.1 is a view schematically illustrating a method of manufacturing a semiconductor device having a step gate asymmetric recess structure according to the prior art.

도 1에 도시된 바와 같이, 소자분리막(12)이 형성된 반도체기판(11) 상부에 감광막을 도포하고 노광 및 현상으로 패터닝하여 스텝게이트비대칭리세스를 위한 마스크(13)를 형성한다.As shown in FIG. 1, a photosensitive film is coated on the semiconductor substrate 11 on which the device isolation film 12 is formed, and patterned by exposure and development to form a mask 13 for a step gate asymmetry recess.

이어서, 마스크(13)를 식각배리어로 하여 반도체기판(11)을 식각하여 리세스패턴(14)을 형성한다.Subsequently, the semiconductor substrate 11 is etched using the mask 13 as an etching barrier to form the recess pattern 14.

그러나, 종래기술은 리세스패턴(14) 형성을 위한 식각공정시 소자분리막(12) 의 식각손실이 불가피하고, 이로 인해 소자분리막(12)의 깊이(D2) 및 폭(W2)이 최초 설정된 깊이(D1) 및 높이(D2)보다 낮아지거나 좁아지는 문제가 발생한다.However, in the prior art, the etching loss of the device isolation film 12 is inevitable during the etching process for forming the recess pattern 14, and thus, the depth D2 and the width W2 of the device isolation film 12 are initially set. The problem of becoming lower or narrower than D1 and height D2 occurs.

최근에 반도체소자의 고집적화에 따라 셀패턴이 더욱 조밀해지고, 이로 인해 셀과 셀 사이의 거리는 더욱 조밀해지고 있다. 따라서, 점점 소자 제조시 소자와 소자간의 거리를 확보하기가 힘들어지며, 이러한 경향은 소자와 소자 사이의 소자분리막의 역할에 중요한 거리를 확보하기 힘들어져 두 소자간의 누설이 발생할 수 있다.In recent years, with the higher integration of semiconductor devices, cell patterns have become more dense, and thus the distance between cells has become more dense. Therefore, it is increasingly difficult to secure the distance between the device and the device during device manufacturing, and this tendency makes it difficult to secure an important distance for the role of the device isolation film between the device and the device, so that leakage between the two devices may occur.

위와 같은 최근의 추세에 비추어볼 때, 도 1과 같이 스텝게이트비대칭리세스 구조를 갖는 반도체소자에서 소자분리막의 깊이가 낮아지고 폭이 좁아짐에 따라 누설의 발생확률이 더욱 증가한다. 예컨대, 소자분리막의 길이가 짧아지고 높이가 낮아지면 각각의 셀족으로 흐른 전류 또는 전하가 각각의 소자분리막의 가장자리로 흘러 다른쪽 소자로 흘러들어가 누설이 발생한다.In view of the recent trend as described above, in the semiconductor device having the step gate asymmetric recess structure as shown in FIG. 1, as the depth of the device isolation layer decreases and the width thereof decreases, the probability of occurrence of leakage increases. For example, when the length of the device isolation layer is shorter and the height is lowered, current or charge flowing to each cell group flows to the edge of each device isolation layer, and flows to the other device to generate leakage.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 스텝게이트비대칭리세스 구조의 반도체소자 제조시 소자분리막의 깊이가 낮아지고 폭이 좁아짐에 따라 발생하는 누설을 방지할 수 있는 스텝게이트비대칭리세스구조를 갖는 반도체소자 및 그의 제조 방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been proposed to solve the above-described problems of the prior art, and is a step gate capable of preventing leakage caused by a decrease in the depth and width of the device isolation layer when fabricating a semiconductor device having a step gate asymmetric recess structure. It is an object of the present invention to provide a semiconductor device having an asymmetric recess structure and a method of manufacturing the same.

상기 목적을 달성하기 위한 본 발명의 반도체소자는 돌출된 표면과 리세스된 표면을 갖는 반도체 기판, 상기 반도체 기판의 소자분리지역에 소정 깊이를 갖고 형성된 트렌치, 상기 트렌치의 바닥 모서리 부분에 형성된 라운드 형상의 더미 트렌치, 상기 트렌치와 더미 트렌치에 매립된 소자분리막 및 상기 돌출된 표면과 리세스된 표면에 동시에 걸쳐서 형성된 스텝게이트를 포함하는 것을 특징으로 한다.The semiconductor device of the present invention for achieving the above object is a semiconductor substrate having a protruding surface and a recessed surface, a trench having a predetermined depth in the device isolation region of the semiconductor substrate, a round shape formed in the bottom corner portion of the trench And a dummy trench formed in the trench, a device isolation layer embedded in the trench and the dummy trench, and a step gate formed over the protruding surface and the recessed surface.

그리고, 본 발명의 반도체소자의 제조 방법은 반도체기판의 소자분리예정지역을 소정깊이로 식각하는 트렌치를 형성하되, 상기 트렌치의 바닥 모서리부분에서 마이크로로딩현상이 발생되도록 하여 더미 트렌치를 동시에 형성하는 단계, 상기 트렌치 및 더미트렌치의 프로파일을 라운드하게 바꾸는 단계, 상기 트렌치 및 더미 트렌치를 매립하는 소자분리막을 형성하는 단계, 상기 반도체기판의 표면을 리세스 식각하여 돌출된 표면과 리세스된 표면을 갖는 활성영역을 형성하는 단계, 및 상기 돌출된 표면과 리세스된 표면에 동시에 걸치는 형태의 스텝게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.In the method of manufacturing a semiconductor device of the present invention, a trench is formed to etch a region to be separated from the semiconductor substrate to a predetermined depth, and the dummy trench is simultaneously formed by causing microloading to occur at the bottom edge of the trench. Changing the profile of the trench and the dummy trench to round, forming a device isolation layer filling the trench and the dummy trench, and etching the surface of the semiconductor substrate to recess etch the surface of the semiconductor substrate to have a protruding surface and a recessed surface Forming a region, and forming a step gate having a shape that simultaneously spans the protruding surface and the recessed surface.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .

후술하는 본 발명은 소자분리를 위한 트렌치 형성시, 마이크로로딩(Micro loading effect) 또는 마이크로트렌치(Micro trench) 현상을 인위적으로 유발시켜 트렌치의 깊이를 증가시키므로써 이웃하는 소자간 소자분리막의 깊이를 증가시킨 다.The present invention described below increases the depth of the device isolation layer between neighboring devices by artificially causing a micro loading effect or a micro trench phenomenon when forming a trench for device isolation, thereby increasing the depth of the trench. Let's do it.

도 2는 본 발명의 실시예에 따른 스텝게이트비대칭리세스 구조를 갖는 반도체소자의 구조단면도이다.2 is a structural cross-sectional view of a semiconductor device having a step gate asymmetric recess structure according to an embodiment of the present invention.

도 2에 도시된 바와 같이, 반도체기판(21)의 소정영역에 형성된 소자분리를 위한 트렌치(25), 트렌치(25)의 바닥 모서리 부분에 형성된 라운드 형상(Round type)의 더미트렌치(Dummy trench, 26a), 트렌치(25)와 더미트렌치(26a)에 매립된 소자분리막(27), 소자분리막(27)을 제외한 나머지 반도체기판(21)의 표면은 돌출된 표면(21a)과 리세스된 표면(21b)을 갖고, 돌출된 표면(21a)과 리세스된 표면(21b)에 동시에 걸쳐서 형성된 스텝게이트를 포함한다.As shown in FIG. 2, a trench 25 for device isolation formed in a predetermined region of the semiconductor substrate 21 and a round trench dummy trench formed in a bottom edge portion of the trench 25 are formed. 26a), except for the device isolation layer 27 embedded in the trench 25 and the dummy trench 26a, the surfaces of the semiconductor substrate 21 except for the device isolation layer 27 may include the protruding surface 21a and the recessed surface ( And a step gate formed simultaneously over the protruding surface 21a and the recessed surface 21b.

도 2에서, 더미트렌치(26a)는 트렌치(25)의 바닥 모서리 부분에서 형성되며, 그 깊이는 트렌치(25)의 바닥으로부터 아래로 더 깊고, 그 폭은 트렌치(25)의 측벽으로부터 소정 폭만큼 더 길다. 예컨대, 더미트렌치(26a)는 트렌치(25)의 바닥으로부터 아래로 150Å∼300Å 깊이만큼 연장되고, 트렌치(25)의 측벽으로부터 측면방향으로 폭이 150Å∼300Å 폭만큼 더 연장된 구조이면서 라운드 형태를 갖는다. In FIG. 2, a dummy trench 26a is formed at the bottom edge portion of the trench 25, the depth of which is deeper down from the bottom of the trench 25, and the width thereof by a predetermined width from the sidewall of the trench 25. Longer. For example, the dummy trench 26a extends downwardly from the bottom of the trench 25 by 150 mm to 300 mm deep and extends further from the sidewall of the trench 25 laterally in width by 150 mm to 300 mm wide. Have

이와 같이, 더미트렌치(26a)까지 소자분리막(27)을 매립시키므로써 리세스된 표면(21b)을 형성하기 위한 식각공정시 소자분리막(27)의 상부에서 폭 및 깊이의 손실이 발생하더라도 이웃한 소자간 누설을 방지할 수 있다.As such, when the device isolation layer 27 is embedded up to the dummy trench 26a, even when a loss of width and depth occurs in the upper portion of the device isolation layer 27 during the etching process for forming the recessed surface 21b, the device isolation layer 27 may be adjacent. Leakage between devices can be prevented.

도 3a 내지 도 3f는 본 발명의 실시예에 따른 스텝게이트비대칭리세스구조를 갖는 반도체소자의 제조 방법을 도시한 공정 단면도이다.3A to 3F are cross-sectional views illustrating a method of manufacturing a semiconductor device having a step gate asymmetric recess structure according to an embodiment of the present invention.

도 3a에 도시된 바와 같이, 반도체기판(21) 상에 패드산화막(22)과 패드질화막(23)을 차례로 적층한 후, 패드질화막(23) 상에 감광막을 도포하고 노광 및 현상 으로 패터닝하여 소자분리마스크(ISO Mask, 24)를 형성한다.As shown in FIG. 3A, the pad oxide film 22 and the pad nitride film 23 are sequentially stacked on the semiconductor substrate 21, and then a photosensitive film is coated on the pad nitride film 23 and patterned by exposure and development. An ISO Mask 24 is formed.

이어서, 소자분리마스크(24)를 식각배리어로 하여 패드질화막(23)과 패드산화막(22)을 식각한다.Subsequently, the pad nitride film 23 and the pad oxide film 22 are etched using the device isolation mask 24 as an etching barrier.

도 3b에 도시된 바와 같이, 소자분리마스크(24)를 제거한 후, 패드질화막(23)을 식각배리어로 이용하여 패드산화막(22) 식각후 드러난 반도체기판(21)의 소자분리예정지역을 식각하여 트렌치(25)를 형성한다.As shown in FIG. 3B, after the device isolation mask 24 is removed, the device isolation planned region of the semiconductor substrate 21 exposed after the pad oxide layer 22 is etched by using the pad nitride layer 23 as an etching barrier is etched. The trench 25 is formed.

이러한 트렌치(25) 형성을 위한 식각공정은 플라즈마식각으로 진행하는데, 트렌치(25)의 바닥모서리에서 마이크로 로딩 현상(또는 마이크로트렌치 현상)이 발생하도록 공정조건을 조절한다. 이하, 마이크로로딩현상에 의해 발생되는 트렌치를 더미트렌치(26)라고 약칭한다.The etching process for forming the trench 25 proceeds with plasma etching, and the process conditions are adjusted so that micro loading phenomenon (or micro trench phenomenon) occurs at the bottom corner of the trench 25. Hereinafter, the trench generated by the microloading phenomenon will be abbreviated as dummy trench 26.

여기서, 마이크로로딩 현상이라 함은 플라즈마식각시 식각은 화학적식각과 물리적식각으로 이루어지는데, 이 중에서 물리적 식각에 의하여 발생하는 현상으로 플라즈마 내에 형성된 이온이 플라즈마 내에서 가속되어 식각층과 충돌하므로써 발생하는 현상이다. 즉, 이온의 방향성 때문에 발생하며 식각시 모서리 부분으로 좀 더 식각이 되는 경우를 의미한다.Here, the micro-loading phenomenon is the etching is performed by the chemical etching and the physical etching during the plasma etching, which is caused by the physical etching of the phenomenon caused by the ions formed in the plasma is accelerated in the plasma collide with the etching layer to be. That is, it occurs because of the directionality of the ions, and means more etched to the corner portion during etching.

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이러한 마이크로로딩 현상은 공정압력의 감소시 가스입자들의 MFP(Mean Free Path) 증가로 이온들이 트렌치의 측벽 모서리로 몰리거나 공정 바이어스파워가 증가하면 이온의 측벽에 대한 반사확률이 증가하여 이온반사유량이 증가되어 더욱 잘 일어난다.This microloading phenomenon is caused by an increase in the MFP (Mean Free Path) of the gas particles when the process pressure decreases. Increases and happens better

따라서, 위와 같은 원리에 의하여 본 발명은 트렌치(25) 형성을 위한 플라즈마식각공정시 마이크로로딩 현상을 인위적으로 유발시켜 더미 트렌치(26)를 형성하기 위해, 공정압력과 바이어스파워를 조절하므로써 가능하다.Therefore, according to the above principle, the present invention is possible by controlling the process pressure and bias power to artificially induce the microloading phenomenon in the plasma etching process for forming the trench 25 to form the dummy trench 26.

바람직하게, 트렌치(25) 형성을 위한 플라즈마식각 공정은, Cl2(30sccm∼ 50sccm)와 HBr(50sccm∼80sccm)의 혼합가스를 이용하고, 마이크로로딩현상을 발생시키기 위해 아르곤(Ar) 가스를 위 혼합가스의 총 유량 대비 1%∼4% 범위의 유량으로 사용한다. 또한, 마이크로로딩현상을 발생시키기 위해 바이어스파워는 800W∼1200W의 높은 파워를 사용한다. 이처럼, 바이어스파워를 높게 사용하면, 이온의 직진성을 더욱 증가시켜 마이크로로딩현상의 유발이 용이하다.Preferably, the plasma etching process for forming the trench 25 uses a mixed gas of Cl 2 (30 sccm to 50 sccm) and HBr (50 sccm to 80 sccm), and uses argon (Ar) gas to generate microloading. Use at a flow rate in the range of 1% to 4% of the total flow rate of the mixed gas. In addition, the bias power uses a high power of 800W ~ 1200W to generate the micro-loading phenomenon. As such, when the bias power is used high, the linearity of the ions is further increased to easily induce the microloading phenomenon.

도 3c에 도시된 바와 같이, 추가로 LET(Light Etch Treatment) 공정을 진행하여 트렌치(25)의 전체적인 프로파일을 라운드하게 해준다. 이로써 트렌치(25) 및 더미트렌치(26a)의 프로파일이 라운드해진다.As shown in FIG. 3C, an additional Light Etch Treatment (LET) process is performed to round the overall profile of the trench 25. This rounds the profile of trench 25 and dummy trench 26a.

위와 같은 LET 공정은, CF4/O2의 혼합가스 또는 NF3/O2/He의 혼합가스를 단독으로 사용하거나, 이들 혼합가스들을 혼합하여 식각하며, 식각속도가 150Å/분(min)이 되도록 제어하는데, 이때 소스파워(Source power)로만 소프트식각(Soft etch)한다. 한편, LET 공정은 습식식각으로도 가능한데, 이때 뜨거운 SC-1 용액을 이용한다.In the above LET process, a mixed gas of CF 4 / O 2 or a mixed gas of NF 3 / O 2 / He is used alone, or a mixture of these mixed gases is etched, and the etching rate is 150 kV / min (min). In this case, the soft etch is performed only with source power. On the other hand, the LET process can also be wet etching, using a hot SC-1 solution.

도 3d에 도시된 바와 같이, 트렌치(25) 및 더미트렌치(26a)를 채울때까지 전면에 소자분리막용 절연막을 증착한 후 CMP 공정을 진행하여 트렌치(25) 및 더미트렌치(26a) 내부에 매립되는 소자분리막(27)을 형성한다.As shown in FIG. 3D, an insulating film for device isolation layer is deposited on the entire surface until the trench 25 and the dummy trench 26a are filled, and then a CMP process is performed to fill the trench 25 and the dummy trench 26a. The device isolation film 27 is formed.

도 3e에 도시된 바와 같이, 패드질화막(23)을 스트립한 후, 전면에 감광막을 도포하고 노광 및 현상으로 패터닝하여 스텝게이트비대칭리세스 구조를 위한 마스크(28)를 형성한다.As shown in FIG. 3E, after the pad nitride film 23 is stripped, a photosensitive film is coated on the entire surface and patterned by exposure and development to form a mask 28 for a step gate asymmetric recess structure.

이어서, 마스크(28)를 식각배리어로 하여 패드산화막(22)을 식각하고, 연속해서 반도체기판(21)을 식각하여 리세스패턴(29)을 형성한다. 이러한 리세스패턴(29)에 의해 반도체기판(21)의 표면, 즉 활성영역은 돌출된 표면(21a)과 리세스된 표면(21b)을 갖게 된다.Subsequently, the pad oxide film 22 is etched using the mask 28 as an etching barrier, and the recess substrate 29 is subsequently formed by etching the semiconductor substrate 21. By the recess pattern 29, the surface of the semiconductor substrate 21, that is, the active region, has a protruding surface 21a and a recessed surface 21b.

이때, 소자분리막(27)의 식각손실이 불가피하게 발생한다.At this time, the etching loss of the device isolation layer 27 inevitably occurs.

위와 같은 리세스패턴(29) 형성시 소자분리막(27)의 식각손실로 인해 소자분리막(27)의 깊이 및 폭이 감소하지만, 본 발명은 마이크로로딩 현상에 의해 깊어진 더미트렌치(26a)까지 소자분리막(27)이 채워져 그 깊이 및 폭이 증가한 상태(ΔD, ΔW)이므로 리세스패턴(29) 형성시 소자분리막(27)의 손실로 초래된 깊이 및 폭의 손실을 보상해줄 수 있다. 여기서, ΔD, ΔW는 150Å∼300Å 범위이다.Although the depth and width of the device isolation layer 27 decrease due to the etching loss of the device isolation layer 27 when the recess pattern 29 is formed as described above, the device isolation layer up to the dummy trench 26a deepened by the microloading phenomenon is provided. Since the depth (27) is filled and the depth and width are increased (ΔD and ΔW), the loss of the depth and width caused by the loss of the isolation layer 27 when forming the recess pattern 29 may be compensated for. Here, ΔD and ΔW are in the range of 150 Hz to 300 Hz.

도 3f에 도시된 바와 같이, 마스크(28) 및 패드산화막(22)을 스트립한 후, 전면에 게이트산화막(30)을 형성하고, 게이트산화막(30) 상에 리세스패턴(29)과 리세스패턴(29)에 의해 스텝이 지는(리세스패턴보다 높이가 높은) 반도체기판(21)에 동시에 걸치는 형태의 스텝게이트(31)를 형성한다. 즉, 스텝게이트(31)는 반도체기판(21)의 활성영역의 돌출된 표면(21a)과 리세스된 표면(21b)에 동시에 걸치는 형태가 된다.As shown in FIG. 3F, after the mask 28 and the pad oxide film 22 are stripped, a gate oxide film 30 is formed on the entire surface, and the recess pattern 29 and the recesses are formed on the gate oxide film 30. The pattern 29 forms a step gate 31 of the type which simultaneously spans the semiconductor substrate 21 which is stepped (higher than the recess pattern). In other words, the step gate 31 is formed to simultaneously extend over the protruding surface 21a and the recessed surface 21b of the active region of the semiconductor substrate 21.

전술한 실시예에 따르면, 본 발명은 스텝게이트비대칭리세스 구조의 반도체소자 제조시 마이크로로딩현상에 의한 더미트렌치(26)를 미리 형성해주므로써 후속 리세스패턴(29) 형성을 위한 식각공정시 발생되는 소자분리막(27)의 깊이 및 폭의 손실을 보상해주어, 이웃한 소자간 누설을 방지한다.According to the embodiment described above, the present invention is generated during the etching process for forming the subsequent recess pattern 29 by forming the dummy trench 26 by the microloading phenomenon in advance in manufacturing a semiconductor device having a step gate asymmetric recess structure. By compensating for the loss of the depth and width of the device isolation layer 27, leakage of neighboring devices is prevented.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 본 발명은 소자분리막이 매립될 트렌치의 바닥 모서리에 마이크로로딩 또는 마이크로트렌치 현상을 인위적으로 유발시키므로써 스텝게이트비대칭리세스구조를 갖는 반도체소자 제조시 발생하는 소자분리막의 깊이 및 폭의 손실을 보상해주어 이웃하는 소자간 누설을 방지할 수 있는 효과가 있다.According to the present invention, the micro-loading or micro trench phenomenon is artificially induced at the bottom edge of the trench in which the device isolation layer is to be buried, thereby reducing the depth and width of the device isolation layer occurring in the manufacture of a semiconductor device having a step gate asymmetric recess structure. Compensation has the effect of preventing leakage between neighboring devices.

Claims (11)

돌출된 표면과 리세스된 표면을 갖는 반도체 기판;A semiconductor substrate having a protruding surface and a recessed surface; 상기 반도체 기판의 소자분리지역에 소정 깊이를 갖고 형성된 트렌치;A trench having a predetermined depth in a device isolation region of the semiconductor substrate; 상기 트렌치의 바닥 모서리 부분에 형성된 라운드 형상의 더미 트렌치;A round dummy dummy trench formed in a bottom edge portion of the trench; 상기 트렌치와 더미 트렌치에 매립된 소자분리막; 및An isolation layer buried in the trench and the dummy trench; And 상기 돌출된 표면과 리세스된 표면에 동시에 걸쳐서 형성된 스텝게이트A step gate formed simultaneously over the protruding surface and the recessed surface 를 포함하는 반도체 소자.Semiconductor device comprising a. 제1항에 있어서,The method of claim 1, 상기 더미 트렌치는,The dummy trench, 상기 트렌치의 바닥으로부터 아래로 일정 깊이만큼 연장되고, 상기 트렌치의 측벽으로부터 측면방향으로 일정 폭 더 연장된 구조인 것을 특징으로 하는 반도체 소자.And a structure that extends downward from the bottom of the trench by a predetermined depth and extends in a lateral direction from the sidewall of the trench. 제2항에 있어서,The method of claim 2, 상기 더미 트렌치는,The dummy trench, 상기 트렌치의 바닥으로부터 아래로 150Å∼300Å 깊이만큼 연장되고, 상기 트렌치의 측벽으로부터 측면방향으로 폭이 150Å∼300Å 폭만큼 더 연장된 구조인 것을 특징으로 하는 반도체 소자.And a structure extending from the bottom of the trench by 150 mm to 300 mm deep and further extending from the sidewall of the trench in a lateral direction by 150 mm to 300 mm wide. 삭제delete 반도체기판의 소자분리예정지역을 소정깊이로 식각하는 트렌치를 형성하되, 상기 트렌치의 바닥 모서리부분에서 마이크로로딩현상이 발생되도록 하여 더미 트렌치를 동시에 형성하는 단계;Forming a trench for etching a region where the semiconductor substrate is to be separated to a predetermined depth, wherein microloading occurs at the bottom edge of the trench to simultaneously form a dummy trench; 상기 트렌치 및 더미트렌치의 프로파일을 라운드하게 바꾸는 단계;Rounding the profile of the trench and the dummy trench; 상기 트렌치 및 더미 트렌치를 매립하는 소자분리막을 형성하는 단계;Forming an isolation layer filling the trench and the dummy trench; 상기 반도체기판의 표면을 리세스 식각하여 돌출된 표면과 리세스된 표면을 갖는 활성영역을 형성하는 단계; 및Recess etching the surface of the semiconductor substrate to form an active region having a protruding surface and a recessed surface; And 상기 돌출된 표면과 리세스된 표면에 동시에 걸치는 형태의 스텝게이트를 형성하는 단계Forming a step gate having a shape that simultaneously spans the protruding surface and the recessed surface; 를 포함하는 반도체소자의 제조 방법.Method for manufacturing a semiconductor device comprising a. 제5항에 있어서,The method of claim 5, 상기 트렌치 및 더미 트렌치를 형성하는 단계는,Forming the trench and the dummy trench, 플라즈마식각공정으로 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.A method of manufacturing a semiconductor device, characterized in that it proceeds by a plasma etching process. 제6항에 있어서,The method of claim 6, 상기 트렌치 및 더미 트렌치를 형성하는 단계는,Forming the trench and the dummy trench, Cl2와 HBr의 혼합가스를 이용하여 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.A method of manufacturing a semiconductor device, characterized in that it proceeds using a mixed gas of Cl 2 and HBr. 제7항에 있어서,The method of claim 7, wherein 상기 트렌치 및 더미 트렌치를 형성하는 단계는,Forming the trench and the dummy trench, 상기 혼합가스에 상기 혼합가스의 총 유량 대비 1%∼4% 범위의 유량으로 아르곤 가스를 첨가하여 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.And argon gas is added to the mixed gas at a flow rate in a range of 1% to 4% relative to the total flow rate of the mixed gas. 제8항에 있어서,The method of claim 8, 상기 혼합가스에서, 상기 Cl2는 30sccm∼ 50sccm의 유량을 사용하고, 상기 HBr는 50sccm∼80sccm의 유량을 사용하는 것을 특징으로 하는 반도체소자의 제조 방법.In the mixed gas, the Cl 2 is used in the flow rate of 30sccm ~ 50sccm, the HBr is a method of manufacturing a semiconductor device, characterized in that using the flow rate of 50sccm ~ 80sccm. 제6항 내지 제9항 중 어느 한 항에 있어서,The method according to any one of claims 6 to 9, 상기 트렌치 및 더미 트렌치를 형성하는 단계는,Forming the trench and the dummy trench, 800W∼1200W의 바이어스파워를 사용하는 것을 특징으로 하는 반도체소자의 제조 방법.A semiconductor device manufacturing method characterized by using a bias power of 800 W to 1200 W. 제5항에 있어서,The method of claim 5, 상기 트렌치 및 더미트렌치의 프로파일을 라운드하게 바꾸는 단계는,Rounding the profile of the trench and dummy trench, CF4/O2의 혼합가스 또는 NF3/O2/He의 혼합가스를 단독으로 사용하거나, 이들 혼합가스들을 혼합하여 사용하는 것을 특징으로 하는 반도체소자의 제조 방법.A method of manufacturing a semiconductor device, characterized in that a mixed gas of CF 4 / O 2 or a mixed gas of NF 3 / O 2 / He is used alone, or a mixture of these mixed gases is used.
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