KR20060075965A - Method for manufacturing semiconductor device with recess gate - Google Patents

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Abstract

본 발명은 리세스 공정시 활성영역의 바닥부분에서 발생되는 뿔로 인해 초래되는 문턱전압저하를 방지하는데 적합한 리세스 게이트를 갖는 반도체장치의 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체장치의 제조 방법은 반도체 기판의 소정영역에 소자분리막을 형성하는 단계, 상기 소자분리막에 의해 정의되는 활성영역을 소정 깊이로 식각하여 리세스를 형성하는 단계, 상기 소자분리막의 측면을 일부 제거해주어 상기 리세스 형성시 발생된 뿔의 양측면을 모두 노출시키는 단계, 상기 불산도입시 양측면이 모두 드러난 뿔을 추가로 식각하는 단계, 상기 리세스를 포함한 전면에 게이트절연막을 형성하는 단계, 및 상기 게이트절연막 상에 상기 리세스에 자신의 하부가 매립되고 상기 반도체 기판의 표면 위로 상부가 돌출되는 리세스 게이트를 형성하는 단계를 포함한다.
SUMMARY OF THE INVENTION The present invention provides a method of manufacturing a semiconductor device having a recess gate suitable for preventing a threshold voltage drop caused by a horn generated at the bottom of an active region during a recess process. Forming an isolation layer in a predetermined region of the semiconductor substrate; forming a recess by etching an active region defined by the isolation layer to a predetermined depth; and removing a side surface of the isolation layer to form a recess. Exposing both sides of the generated horn, additionally etching the horns on which both sides are exposed when the hydrofluoric acid is introduced, forming a gate insulating film on the front surface including the recess, and the recess on the gate insulating film A recess gate having its lower portion embedded in the upper portion and protruding from the upper portion over the surface of the semiconductor substrate Forming a step.

리세스게이트, 뿔, 리세스, 하드마스크폴리실리콘막, CDERecess gate, horn, recess, hardmask polysilicon film, CDE

Description

리세스 게이트를 갖는 반도체장치의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE WITH RECESS GATE} A manufacturing method of a semiconductor device having a recess gate {METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE WITH RECESS GATE}             

도 1a 내지 도 1c는 종래기술에 따른 리세스 게이트를 갖는 반도체장치의 제조 방법을 도시한 공정 단면도,1A to 1C are cross-sectional views illustrating a method of manufacturing a semiconductor device having a recess gate according to the prior art;

도 2a 내지 도 2f는 본 발명의 실시예에 따른 리세스 게이트를 갖는 반도체장치의 제조 방법을 도시한 공정 단면도,2A through 2F are cross-sectional views illustrating a method of manufacturing a semiconductor device having a recess gate in accordance with an embodiment of the present invention;

도 3a는 종래기술에 따른 뿔의 높이를 나타낸 사진, Figure 3a is a photograph showing the height of the horn according to the prior art,

도 3b는 본 발명의 실시예에 따라 뿔이 최소화된 상태를 나타낸 사진.
Figure 3b is a photograph showing a state where the horn is minimized according to an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

21 : 반도체 기판 24 : 트렌치21: semiconductor substrate 24: trench

25 : 측벽산화막 26 : 고밀도플라즈마산화막25 side wall oxide film 26 high density plasma oxide film

27 : 하드마스크폴리실리콘 28 : 리세스27: hard mask polysilicon 28: recess

29 : 게이트절연막 30 : 게이트전극
29 gate insulating film 30 gate electrode

본 발명은 반도체 제조 기술에 관한 것으로, 특히 리세스 게이트를 갖는 반도체장치의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly to a method of manufacturing a semiconductor device having a recess gate.

최근에, 서브 100nm급 DRAM을 제조할 때 채널 길이가 짧아 소자의 리프레시 특성이 악화되는데, 이를 극복하기 위하여 활성영역을 수십nm 정도 리세스(Recess)시켜 리세스에 게이트의 일부를 매립시키는 리세스 게이트(Recess Gate; R-gate) 기술이 제안되었다.Recently, when fabricating a sub-100nm DRAM, the channel length is short, and the refresh characteristics of the device are deteriorated. To overcome this problem, a recess recessing the active region by several tens of nm fills a portion of the gate in the recess. Recess Gate (R-gate) technology has been proposed.

위와 같이 리세스 게이트를 갖는 반도체장치를 제조하면, 소자의 집적화에 따라 짧아지는 채널길이(Channel length)보다 더 긴 채널길이를 확보할 수 있어서 리프레시 특성을 크게 향상시킬 수 있다.When the semiconductor device having the recess gate is manufactured as described above, the channel length longer than the channel length shortened by the integration of the devices can be ensured, thereby greatly improving the refresh characteristics.

도 1a 내지 도 1c는 종래기술에 따른 리세스 게이트를 갖는 반도체장치의 제조 방법을 도시한 공정 단면도이다. 이하, 공정 단면도는 하나의 게이트 아래에 위치하는 활성영역과 소자분리막들에 대해서만 도시한 것이다.1A to 1C are cross-sectional views illustrating a method of manufacturing a semiconductor device having a recess gate according to the prior art. Hereinafter, the process cross-sectional view only shows the active region and the device isolation layers positioned under one gate.

도 1a에 도시된 바와 같이, 반도체 기판(11)의 소정 영역에 트렌치 구조의 소자분리막(12)을 형성한다. 여기서, 소자분리막(12)을 제외한 나머지 반도체 기판(11)은 활성영역(13)으로 정의된다.As shown in FIG. 1A, a device isolation film 12 having a trench structure is formed in a predetermined region of the semiconductor substrate 11. Here, the semiconductor substrate 11 except the device isolation layer 12 is defined as the active region 13.

도 1b에 도시된 바와 같이, 반도체 기판(11)의 활성영역(13)에 대해 웰 형성을 위한 이온주입을 진행한 후, 활성영역(13)을 소정 깊이로 식각하여 리세스(14)를 형성한다. As shown in FIG. 1B, after implanting the wells into the active regions 13 of the semiconductor substrate 11, the recesses 14 are formed by etching the active regions 13 to a predetermined depth. do.                         

도 1c에 도시된 바와 같이, 리세스(14)를 포함한 전면에 게이트절연막(15)을 형성한고, 게이트절연막(15) 상에 게이트전극용 도전막을 증착한 후 패터닝을 진행하여 게이트전극(16)을 형성한다.As shown in FIG. 1C, the gate insulating film 15 is formed on the entire surface including the recess 14, the gate electrode conductive film is deposited on the gate insulating film 15, and then patterned to form the gate electrode 16. To form.

위와 같이, 종래기술은 리세스(14)에 자신의 하부가 매립되고 상부는 반도체 기판(11)의 표면 위로 돌출되는 게이트전극(16)을 포함하는 리세스 게이트를 구현하고 있다. 따라서, 게이트전극(16) 아래에서 정의되는 채널영역의 채널길이를 길게 하고 있다.As described above, the related art implements a recess gate including a gate electrode 16 having its lower portion embedded in the recess 14 and the upper portion protruding over the surface of the semiconductor substrate 11. Therefore, the channel length of the channel region defined under the gate electrode 16 is lengthened.

그러나, 종래기술은 리세스(14)를 형성하기 위한 식각 공정시 소자분리막(12)과 접하는 활성영역 모서리의 최외각 부분은 소자분리막(12)이 식각배리어로 작용하여 식각이 완전히 이루어지지 않는다. 즉, 도 1b에 도시된 것처럼,소자분리막(15)에 접하는 활성영역 모서리의 최외각 부분에 뿔(Horn, H)이 형성되는 것을 피할 수 없다.However, according to the related art, in the etching process for forming the recess 14, the outermost portion of the corner of the active region in contact with the device isolation layer 12 is not fully etched because the device isolation layer 12 acts as an etching barrier. That is, as shown in FIG. 1B, it is inevitable to form Horns H at the outermost portions of the corners of the active region in contact with the device isolation layer 15.

이러한 뿔(H)이 충분히 제거되지 않으면, 문턱전압의 저하요인이 되고, 이로 인해 DRAM 제조시 수율을 저하시키는 문제가 발생된다.If the horn H is not sufficiently removed, it becomes a factor of lowering the threshold voltage, which causes a problem of lowering the yield during DRAM manufacturing.

리세스 게이트를 갖는 반도체장치가 리프레시 특성을 향상시키고자 제안된 것임을 감안하면, 이와 같이 활성영역의 모서리에서 잔류하는 뿔(H)로 인해 누설전류가 발생하면 반도체장치의 리프레시 특성이 오히려 저하되는 문제가 초래된다.
Considering that the semiconductor device having the recess gate is proposed to improve the refresh characteristics, when the leakage current is generated due to the horn H remaining at the edge of the active region, the refresh characteristic of the semiconductor device is rather deteriorated. Is brought about.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 리세 스 공정시 활성영역의 바닥부분에서 발생되는 뿔로 인해 초래되는 문턱전압저하를 방지하는데 적합한 리세스 게이트를 갖는 반도체장치의 제조 방법을 제공하는데 그 목적이 있다.
SUMMARY OF THE INVENTION The present invention has been proposed to solve the above problems of the prior art, and a method of manufacturing a semiconductor device having a recess gate suitable for preventing the threshold voltage drop caused by the horn generated at the bottom of the active region during the recess process. The purpose is to provide.

상기 목적을 달성하기 위한 본 발명의 반도체장치의 제조 방법은 반도체 기판의 소정영역에 소자분리막을 형성하는 단계, 상기 소자분리막에 의해 정의되는 활성영역을 소정 깊이로 식각하여 리세스를 형성하는 단계, 상기 소자분리막의 측면을 일부 제거해주어 상기 리세스 형성시 발생된 뿔의 양측면을 모두 노출시키는 단계, 상기 불산도입시 양측면이 모두 드러난 뿔을 추가로 식각하는 단계, 상기 리세스를 포함한 전면에 게이트절연막을 형성하는 단계, 및 상기 게이트절연막 상에 상기 리세스에 자신의 하부가 매립되고 상기 반도체 기판의 표면 위로 상부가 돌출되는 리세스 게이트를 형성하는 단계를 포함하는 것을 특징으로 하고, 상기 리세스를 형성하는 단계는 HBr/Cl2/O2의 혼합가스를 식각가스로 이용하는 것을 특징으로 하며, 상기 양측면이 모두 드러난 뿔을 추가로 식각하는 단계는 CF4/O2의 혼합가스를 식각가스로 이용하는 것을 특징으로 하며, 상기 리세스 형성시 발생된 뿔의 양측면을 모두 노출시키는 단계는 불산으로 진행하는 것을 특징으로 한다.
The method of manufacturing a semiconductor device of the present invention for achieving the above object comprises the steps of forming a device isolation film in a predetermined region of the semiconductor substrate, forming a recess by etching the active region defined by the device isolation film to a predetermined depth, Exposing both sides of the horn generated when the recess is formed by partially removing the side surface of the device isolation layer, and additionally etching the horn where both sides are exposed when the hydrofluoric acid is introduced, a gate insulating film on the front surface including the recess Forming a recess gate having a lower portion thereof embedded in the recess and protruding an upper portion over a surface of the semiconductor substrate on the gate insulating layer. forming and is characterized by using a gas mixture of HBr / Cl 2 / O 2 as an etching gas, the two sides Adding etch to the both exposed horn is CF 4 / O, and characterized by using a mixed gas of 2 as an etching gas, and exposing all of the both side surfaces of the horn occurs when the recess is formed is that the process proceeds to hydrofluoric acid It features.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .

도 2a 내지 도 2f는 본 발명의 실시예에 따른 리세스 게이트를 갖는 반도체장치의 제조 방법을 도시한 공정 단면도이다.2A to 2F are cross-sectional views illustrating a method of manufacturing a semiconductor device having a recess gate in accordance with an embodiment of the present invention.

도 2a에 도시된 바와 같이, 반도체 기판(21) 상에 패드산화막(22)과 패드질화막(23)을 순차적으로 적층한다. 여기서, 반도체 기판(21)은 소정의 불순물을 포함한 실리콘 기판으로, 메모리 장치가 형성될 셀영역이다. 그리고, 패드산화막(22)은 50Å∼150Å 두께로 형성되고, 패드질화막(23)은 1000Å∼2000Å 두께로 형성된다. As shown in FIG. 2A, the pad oxide film 22 and the pad nitride film 23 are sequentially stacked on the semiconductor substrate 21. Here, the semiconductor substrate 21 is a silicon substrate containing predetermined impurities, and is a cell region where a memory device is to be formed. The pad oxide film 22 is formed to have a thickness of 50 kPa to 150 kPa and the pad nitride film 23 is formed to have a thickness of 1000 kPa to 2000 kPa.

다음에, 반도체 기판(21)의 소자분리 예정영역이 노출되도록 패드질화막(23) 및 패드산화막(22)을 공지의 포토리소그라피 공정을 이용한 마스크(도시 생략)로 식각한다. 다음으로, 마스크를 식각마스크로 하여, 반도체 기판(21)을 1000Å∼1500Å의 깊이로 식각하여 트렌치(24)를 형성한다. 이때, 트렌치(24)는 셀영역에 형성되는 소자간을 분리시키기 위한 트렌치이다.Next, the pad nitride film 23 and the pad oxide film 22 are etched with a mask (not shown) using a known photolithography process so that the device isolation region of the semiconductor substrate 21 is exposed. Next, using the mask as an etching mask, the trench 24 is formed by etching the semiconductor substrate 21 to a depth of 1000 GPa to 1500 GPa. At this time, the trench 24 is a trench for separating the elements formed in the cell region.

한편, 트렌치(24)를 형성하기 위한 식각 공정은 플라즈마를 이용한 건식 식각 공정이 이용될 수 있다. 이러한 건식 식각 공정으로, 트렌치(24) 표면에 실리콘 격자 결함 및 식각데미지(Etch damage)와 같은 누설 전류원이 발생될 수 있다. Meanwhile, the etching process for forming the trench 24 may be a dry etching process using plasma. With this dry etching process, leakage current sources such as silicon lattice defects and etching damage may be generated on the trench 24 surface.

이러한 격자결함 및 식각데미지를 제거하기 위해 측벽산화(Wall oxidation) 공정을 진행한다.In order to remove such lattice defects and etching damage, a wall oxidation process is performed.

즉, 마스크를 제거한 후 측벽산화 공정을 진행하여 트렌치(24)의 바닥 및 측 벽을 덮는 측벽산화막(Wall oxide, 25)을 형성한다. That is, after removing the mask, a sidewall oxidation process is performed to form a sidewall oxide layer 25 covering the bottom and side walls of the trench 24.

다음으로, 측벽산화막(25) 상에 트렌치(24)를 충분히 매립하는 두께로 절연막, 예컨대, 고밀도플라즈마산화막(High Density Plasma Oxide, 26)을 증착한다. Next, an insulating film, for example, High Density Plasma Oxide (26), is deposited on the sidewall oxide film 25 to a thickness that sufficiently fills the trench 24.

다음으로, 고밀도플라즈마산화막(26)을 패드질화막(23)의 표면이 노출될때까지 화학적기계적연마(CMP)한다. Next, the high density plasma oxide film 26 is subjected to chemical mechanical polishing (CMP) until the surface of the pad nitride film 23 is exposed.

후속 공정으로, 도 2b에 도시된 바와 같이, 패드질화막(23)을 제거하기 위해 인산용액(H3PO4)을 이용한 세정공정을 진행하고, 잔류하는 패드산화막(22)을 제거하기 위해 HF 또는 BOE 용액을 이용한 세정공정을 진행한다.Subsequently, as shown in FIG. 2B, a cleaning process using a phosphate solution (H 3 PO 4 ) is performed to remove the pad nitride layer 23, and HF or a substrate is removed to remove the remaining pad oxide layer 22. Proceed with the cleaning process using BOE solution.

이에 따라, 트렌치(24) 내에 고밀도플라즈마산화막(26)이 매립되어 소자분리막(100) 구조가 완성되고, 소자분리막 구조를 제외한 나머지 반도체 기판(21)은 활성영역(200)으로 정의된다. Accordingly, the high-density plasma oxide layer 26 is embedded in the trench 24 to complete the device isolation film 100 structure, and the remaining semiconductor substrate 21 except the device isolation film structure is defined as the active region 200.

다음으로, 활성영역(200)에 대해 통상적인 웰 형성을 위한 이온주입을 진행한다.Next, ion implantation is performed in the active region 200 to form a conventional well.

도 2c에 도시된 바와 같이, 활성영역(200)을 소정 깊이로 식각하여 리세스(31)를 형성한다. As illustrated in FIG. 2C, the recess 31 is formed by etching the active region 200 to a predetermined depth.

상기 리세스(28)를 형성하기 위한 식각 공정은 다음과 같다.An etching process for forming the recess 28 is as follows.

먼저, 활성영역(200)의 전면에 하드마스크폴리실리콘(Hard mask polysilicon, 27)를 형성한다. 이때, 하드마스크폴리실리콘(27)는 LPCVD(Low Pressure Chemical Vapor Deposition) 방법을 이용하여 800Å∼1000Å의 두께로 증 착한다. 여기서, 하드마스크폴리실리콘(27)의 두께는 후속 2차 리세스 식각의 깊이보다 작게 한다.First, a hard mask polysilicon 27 is formed on the entire surface of the active region 200. At this time, the hard mask polysilicon 27 is deposited to a thickness of 800 kPa to 1000 kPa using a low pressure chemical vapor deposition (LPCVD) method. Here, the thickness of the hard mask polysilicon 27 is made smaller than the depth of subsequent secondary recess etching.

다음으로, 포토리소그래피 공정을 통해 마스크를 형성한 후, 마스크를 식각배리어로 하드마스크폴리실리콘(27)을 식각한다. 이때, 하드마스크폴리실리콘(27)의 식각프로파일이 수직(Vertical) 프로파일을 갖도록 식각한다.Next, after the mask is formed through a photolithography process, the hard mask polysilicon 27 is etched using the mask as an etching barrier. In this case, the etching profile of the hard mask polysilicon 27 is etched to have a vertical profile.

이어서, 하드마스크폴리실리콘(27)을 식각배리어로 하여 활성영역(200)을 소정 깊이로 식각하여 리세스(28)를 형성한다. 이때, 리세스(31)의 깊이는 1000Å∼1700Å의 범위로 조절한다.Subsequently, the recess 28 is formed by etching the active region 200 to a predetermined depth using the hard mask polysilicon 27 as an etching barrier. At this time, the depth of the recess 31 is adjusted in the range of 1000 kPa to 1700 kPa.

상기한 리세스(31) 형성을 위한 활성영역(200)의 식각은, HBr/Cl2/O2의 혼합가스를 식각가스로 사용한다.The etching of the active region 200 for forming the recess 31 uses a mixed gas of HBr / Cl 2 / O 2 as an etching gas.

이하, HBr/Cl2/O2의 혼합가스를 식각가스를 이용한 식각공정을 '1차 리세스 식각'이라고 약칭한다.Hereinafter, an etching process using an etching gas of a mixed gas of HBr / Cl 2 / O 2 is abbreviated as 'primary recess etching'.

한편, 위와 같은 1차 리세스 식각후에 리세스(28)의 바닥부분에서 뿔(H)이 형성되는 것을 피할 수 없다.On the other hand, it is inevitable that the horn H is formed at the bottom of the recess 28 after the first recess etching as described above.

이러한 뿔(H)의 높이를 최소화하기 위해 본 발명은 다음과 같은 두 번의 공정을 추가로 진행한다.In order to minimize the height of the horn (H) the present invention further proceeds to the following two processes.

먼저, 도 2d에 도시된 바와 같이, 1차 리세스 식각을 진행한 후 불산(HF) 처리를 하여 활성영역(200)의 탑부분의 소자분리막(100)을 2/3 정도 제거한다.First, as shown in FIG. 2D, after the first recess etching is performed, hydrofluoric acid (HF) treatment is performed to remove the device isolation layer 100 at the top of the active region 200 by about 2/3.

이때, 소자분리막(100)의 측면에 제거되는 부분은 소자분리막(100)의 측면에 형성되어 있던 측벽산화막(26)의 일부이다.In this case, the portion removed on the side surface of the device isolation layer 100 is a part of the sidewall oxide layer 26 formed on the side surface of the device isolation layer 100.

위와 같은 불산처리를 통해 뿔(H)의 양측면 및 상부가 드러나게 된다.Through the hydrofluoric acid treatment as described above, both sides and the top of the horn H are exposed.

다음으로, 도 2e에 도시된 바와 같이, 2차 리세스 식각을 진행하는데, 이러한 2차 리세스식각은 케미컬건식식각(CDE) 처리를 사용한다.Next, as shown in FIG. 2E, the secondary recess etching is performed, and the secondary recess etching uses a chemical dry etching (CDE) process.

여기서, 케미컬 건식식각(Chemical Dry Etch; CDE)은 HBr/Cl2/O2의 혼합가스를 식각가스를 이용하는 1차 리세스 식각과 달리, CF4/O2의 혼합가스를 이용하여 식각하되, 바이어스 파워를 인가하지 않고 100W∼500W 범위의 소스파워(Source power)로만 소프트식각(Soft etch)하여 뿔(H)을 최소화한다. 이때, CF4/O2 가스의 비율을 적절히 하여 산화막과 실리콘의 선택비를 조절한다.Herein, chemical dry etching (CDE) is used to etch a mixed gas of HBr / Cl 2 / O 2 using a mixed gas of CF 4 / O 2 , unlike primary recess etching using an etching gas. Minimize the horn H by soft etching only with source power in the range of 100W to 500W without applying bias power. At this time, the ratio of CF 4 / O 2 gas is appropriately adjusted to adjust the selectivity between the oxide film and silicon.

그리고, 케미컬건식식각(CDE) 처리시, 플라즈마형태를 다운스트림(Downstream) 방식의 ICP(Inductively Coupled Plasma) 형태나 마이크로웨이브(Microwave)를 사용한다.In the chemical dry etching (CDE) process, a plasma form uses a downstream type ICP (Inductively Coupled Plasma) form or microwave.

상술한 케미컬건식식각시 압력은 10mtorr∼50mtorr, CF4/O2의 혼합가스에서 CF4 대비 O2의 비율은 3:1∼6:1로 한다.When the above chemical dry etching pressure ratio of CF 4 compared to O 2 in a gas mixture of 10mtorr~50mtorr, CF 4 / O 2 was 3: 1: 1 to 6.

전술한 바와 같이, 본 발명은 리세스를 형성하기 위한 1차 리세스 식각을 진행한 후에, 불산처리와 2차 리세스식각을 추가로 진행해주므로써 뿔(H)의 높이를 최소화시킨다.As described above, the present invention minimizes the height of the horn H by further performing the hydrofluoric acid treatment and the secondary recess etching after the first recess etching for forming the recess.

도 2f에 도시된 바와 같이, 하드마스크폴리실리콘(27)을 제거한 후, 리세스 (28)를 포함한 전면에 게이트절연막(29)을 형성하고, 게이트절연막(29) 상에 게이트전극용 도전막을 증착한 후 패터닝을 진행하여 게이트전극(30)을 형성한다.As shown in FIG. 2F, after the hard mask polysilicon 27 is removed, a gate insulating film 29 is formed on the entire surface including the recess 28, and a conductive film for the gate electrode is deposited on the gate insulating film 29. After that, patterning is performed to form the gate electrode 30.

위와 같이, 본 발명은 리세스(28)에 자신의 하부가 매립되고 상부는 반도체 기판(21)의 표면 위로 돌출되는 게이트전극(30)을 포함하는 리세스 게이트를 구현하고 있다. 따라서, 게이트전극(30) 아래에서 정의되는 채널영역의 채널길이를 길게 하고 있다.As described above, the present invention implements a recess gate including a gate electrode 30 having its lower portion embedded in the recess 28 and the upper portion protruding over the surface of the semiconductor substrate 21. Therefore, the channel length of the channel region defined under the gate electrode 30 is lengthened.

도 3a는 종래기술에 따른 뿔의 높이를 나타낸 사진이고, 도 3b는 본 발명의 실시예에 따라 뿔이 최소화된 상태를 나타낸 사진으로서, 종래 300Å 높이로 발생되던 뿔(H)이 불산처리 및 2차 리세스 식각을 거치면서 70Å 정도로 감소하고 있다.Figure 3a is a picture showing the height of the horn according to the prior art, Figure 3b is a picture showing a state of the horn is minimized according to an embodiment of the present invention, the horn (H) was generated in the conventional 300Å height hydrofluoric acid treatment and 2 It is declining to 70Å as the car is recessed.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 본 발명은 리세스 구현시 발생된 뿔을 불산처리 및 2차 리세스 식각으로 그 높이를 최소화시키므로써 문턱전압 저하를 억제하여 반도체장치의 수율을 향상시킬 수 있는 효과가 있다.
The present invention described above has the effect of improving the yield of a semiconductor device by suppressing a drop in threshold voltage by minimizing the height of the horn generated when the recess is implemented by hydrofluoric acid treatment and secondary recess etching.

Claims (10)

반도체 기판의 소정영역에 소자분리막을 형성하는 단계;Forming an isolation layer in a predetermined region of the semiconductor substrate; 상기 소자분리막에 의해 정의되는 활성영역을 소정 깊이로 식각하여 리세스를 형성하는 단계;Etching the active region defined by the device isolation layer to a predetermined depth to form a recess; 상기 소자분리막의 측면을 일부 제거해주어 상기 리세스 형성시 발생된 뿔의 양측면을 모두 노출시키는 단계;Removing part of the side surface of the device isolation layer to expose both sides of the horn generated when the recess is formed; 상기 불산도입시 양측면이 모두 드러난 뿔을 추가로 식각하는 단계; Additionally etching the horns of which both sides are exposed when the hydrofluoric acid is introduced; 상기 리세스를 포함한 전면에 게이트절연막을 형성하는 단계; 및Forming a gate insulating film on the entire surface including the recess; And 상기 게이트절연막 상에 상기 리세스에 자신의 하부가 매립되고 상기 반도체 기판의 표면 위로 상부가 돌출되는 리세스 게이트를 형성하는 단계Forming a recess gate having a lower portion thereof embedded in the recess on the gate insulating layer, the recess gate having an upper portion protruding above the surface of the semiconductor substrate; 를 포함하는 반도체장치의 제조 방법.Method for manufacturing a semiconductor device comprising a. 제1항에 있어서,The method of claim 1, 상기 리세스를 형성하는 단계는,Forming the recess, HBr/Cl2/O2의 혼합가스를 식각가스로 이용하는 것을 특징으로 하는 반도체장치의 제조 방법.A method of manufacturing a semiconductor device, comprising using a mixed gas of HBr / Cl 2 / O 2 as an etching gas. 제1항에 있어서,The method of claim 1, 상기 양측면이 모두 드러난 뿔을 추가로 식각하는 단계는,Further etching the horns both sides are exposed, CF4/O2의 혼합가스를 식각가스로 이용하는 것을 특징으로 하는 반도체장치의 제조 방법.A method of manufacturing a semiconductor device, characterized by using a mixed gas of CF 4 / O 2 as an etching gas. 제3항에 있어서,The method of claim 3, 상기 CF4/O2의 혼합가스를 이용한 식각은, Etching using the mixed gas of CF 4 / O 2 , 바이어스파워를 인가하지 않고 소스파워로만 소프트식각하는 것을 특징으로 하는 반도체장치의 제조 방법.A method of manufacturing a semiconductor device, characterized in that the soft etching only by the source power without applying the bias power. 제4항에 있어서,The method of claim 4, wherein 상기 CF4/O2의 혼합가스를 이용한 식각은, Etching using the mixed gas of CF 4 / O 2 , 플라즈마 형태를 다운스트림 방식의 ICP 형태나 마이크로웨이브를 사용하는 것을 특징으로 하는 반도체장치의 제조 방법.A method of manufacturing a semiconductor device, characterized by using a plasma type downstream ICP type or microwave. 제5항에 있어서,The method of claim 5, 상기 CF4/O2의 혼합가스를 이용한 식각은, Etching using the mixed gas of CF 4 / O 2 , 압력은 10mtorr∼50mtorr 범위로 하고, 상기 CF4/O2의 혼합가스에서 CF4 대비 O2의 비율은 3:1∼6:1로 하는 것을 특징으로 하는 반도체장치의 제조 방법.A method of manufacturing a semiconductor device characterized in that a 1: 1 to 6: 3 ratio of the pressure of CF 4 O 2 was prepared in a mixed gas of a 10mtorr~50mtorr range, and the CF 4 / O 2. 제1항 내지 제6항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 6, 상기 리세스 형성시 발생된 뿔의 양측면을 모두 노출시키는 단계는,Exposing both sides of the horn generated when the recess is formed, 불산으로 진행하는 것을 특징으로 하는 반도체장치의 제조 방법.A process for producing a semiconductor device, characterized in that it proceeds to hydrofluoric acid. 제1항 내지 제6항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 6, 상기 리세스를 형성하는 단계는,Forming the recess, 상기 반도체 기판 상에 상기 활성영역을 오픈시키는 하드마스크폴리실리콘을 형성하는 단계; 및Forming hardmask polysilicon on the semiconductor substrate to open the active region; And 상기 하드마스크폴리실리콘을 식각배리어로 상기 활성영역을 소정 깊이로 식각하는 단계Etching the active region to a predetermined depth using the hard mask polysilicon as an etching barrier 를 포함하는 것을 특징으로 하는 반도체장치의 제조 방법.Manufacturing method of a semiconductor device comprising a. 제8항에 있어서,The method of claim 8, 상기 하드마스크폴리실리콘은,The hard mask polysilicon, 800Å∼1000Å의 두께로 형성하는 것을 특징으로 하는 반도체장치의 제조 방법.A method for manufacturing a semiconductor device, wherein the semiconductor device is formed to a thickness of 800 kV to 1000 kV. 제8항에 있어서,The method of claim 8, 상기 리세스의 깊이는,The depth of the recess, 1000Å∼1700Å의 범위로 조절하는 것을 특징으로 하는 반도체장치의 제조 방법.The semiconductor device manufacturing method characterized by adjusting to 1000 to 1700 Hz.
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