KR100718419B1 - 비디오 디코더의 저장 장치 및 그 제어 방법 - Google Patents

비디오 디코더의 저장 장치 및 그 제어 방법 Download PDF

Info

Publication number
KR100718419B1
KR100718419B1 KR1020050106126A KR20050106126A KR100718419B1 KR 100718419 B1 KR100718419 B1 KR 100718419B1 KR 1020050106126 A KR1020050106126 A KR 1020050106126A KR 20050106126 A KR20050106126 A KR 20050106126A KR 100718419 B1 KR100718419 B1 KR 100718419B1
Authority
KR
South Korea
Prior art keywords
header information
register set
video
decoder
stored
Prior art date
Application number
KR1020050106126A
Other languages
English (en)
Other versions
KR20070048985A (ko
Inventor
윤형준
Original Assignee
주식회사 대우일렉트로닉스
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 대우일렉트로닉스 filed Critical 주식회사 대우일렉트로닉스
Priority to KR1020050106126A priority Critical patent/KR100718419B1/ko
Publication of KR20070048985A publication Critical patent/KR20070048985A/ko
Application granted granted Critical
Publication of KR100718419B1 publication Critical patent/KR100718419B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
    • H04N19/42—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
    • H04N19/44—Decoders specially adapted therefor, e.g. video decoders which are asymmetric with respect to the encoder

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Compression Or Coding Systems Of Tv Signals (AREA)

Abstract

본 발명은 비디오 디코더의 저장 장치 및 그 제어 방법에 관한 것으로, 특히 비디오 디코딩시 비디오 스트림 데이터의 임의의 헤더 정보가 레지스터 세트에 없을 경우 레지스터 세트에 기저장된 다른 헤더 정보를 외부 메모리에 저장하고, 외부 메모리에 저장된 정보들 중에서 비디오 디코딩에 요구되는 해당 헤더 정보를 찾아 레지스터 세트에 저장한 후에, 레지스터 세트에 저장된 해당 헤더 정보를 읽어내어 비디오 디코딩에 사용한다. 그러므로, 본 발명은 레지스터 세트에 저장하기 위한 헤더 정보를 디코더 내부 메모리인 레지스터 세트에 모두 저장해두지 않고서도 외부에 저장할 수 있어 디코더 칩의 면적 및 단가를 줄일 수 있다.
비디오 디코더, 헤더 정보, 외부 메모리, 레지스터

Description

비디오 디코더의 저장 장치 및 그 제어 방법{STORAGE DEVICE OF VIDEO DECODER AND METHOD FOR CONTROLLING THEREOF}
도 1은 종래 기술에 의한 비디오 디코더의 개략적인 구조를 나타낸 도면,
도 2는 본 발명에 따른 비디오 디코더의 저장 장치의 개략적인 구조를 나타낸 도면,
도 3은 본 발명에 따른 비디오 디코더의 제어 방법을 순차적으로 나타낸 흐름도.
＜도면의 주요부분에 대한 부호의 설명＞
100 : 비디오 디코더 102 : 스트림 입력부
104 : 헤더 파서 106 : 디코더
108 : 제어부 110 : IT/IQ
112 : 디블록킹 필터 114 : 예측부
116 : 합성부 118 : 레지스터 세트
120 : CPU 122 : 외부 메모리
본 발명은 비디오 디코더의 저장 기술에 관한 것으로서, 특히 비디오 영상 데이터의 디코딩시 임시 저장해야하는 정보의 저장 효율을 향상시킬 수 있는 비디오 디코더의 저장 장치 및 그 방법에 관한 것이다.
영상이나 음향이 디지털 데이터로 전환될 경우, 이 데이터들의 양은 상당히 크기 때문에 압축하지 않을 경우에는 저장 공간을 많이 차지하므로 비효율적이다. 따라서, 디지털 데이터의 정보를 줄이게 되는 압축기술을 필요로 하게되었고, 압축 기술을 통하여 저장공간 활용 및 네트워크를 통한 전송기능을 향상시킬 수가 있다. 예를들면, 이미지 압축방식으로는 GIF, JPEG등의 포맷이 있으며, 영상 및 음향압축방식으로는 MPEG, H.263, H.264 등이 있다.
그 중에서 H.264 기술은 새로운 비디오 압축 코딩 표준으로 ITU와 국제표준화기구/국제전자기술위원회(ISO/IEC)가 공동 결성한 ‘조인트비디오팀(JVT)’에 의해 개발된 것으로, ‘ISO/IEC 14496 10 어드밴스드 비디오 코딩’이라고도 불리며, 급변하는 무선 환경 및 인터넷 환경 등을 고려하여 오류 강인성 및 네트워크에 친숙한 방식을 고려한 비디오 압축 표준이다.
H.264 비디오 디코더는 비디오 영상 데이터의 디코딩을 매크로 블록(macro block : MB) 단위로 수행하며 메모리의 경우 입력 비디오 스트림과 움직임 보상을 위한 프레임들을 저장하기 위한 메모리가 존재한다.
입력 비디오 스트림은 GOP(Group Of Pictures)라는 일련의 픽쳐 내지 프레임의 군들로 나뉘어진다. 각각의 GOP는 다수의 픽쳐를 포함하고, 각각의 픽쳐는 다수의 슬라이스로 나뉘어진다. 각각의 슬라이스는 다수의 매크로블록을 포함하며, 각 각의 매크로블록은 4개의 8×8 명도(luminance) 블록과 2개의 8×8 색상(chrominance) 블록을 갖는다. 그리고, 한 GOP내에 2가지 종류의 픽쳐가 나타날 수 있는데, 하나는 인트라(INTRA) 모드 픽쳐(또는 I-픽쳐)이고 다른 하나는 예측 움직임 보상된 픽쳐(P-픽쳐)이다. I-픽쳐에서는 모든 매크로 블럭이 인트라 모드로, 움직임 보상을 고려하지 않고 디코딩된다. P-픽쳐는 이전의 한 프레임을 이용하여 압축된 것으로, 각 매크로블럭이 움직임 보상을 이용하는 인터(INTER) 모드로 디코딩될 수 있다.
도 1은 종래 기술에 의한 비디오 디코더의 개략적인 구조를 나타낸 도면이다.
도 1을 참조하면, 종래 기술에 의한 비디오 디코더는, 스트림 입력부(10)와, 헤더 파서(header parser)(12)와, 디코더(14)와, 제어부(16)와, IT/IQ부(18)와, 디블록킹 필터(deblocking filter)(20)와, 레지스터 세트(register set)(22)와, 예측부(prediction portion)(24)와, 합성부(26)와, CPU(Control Processor Unit)(28) 등을 포함한다.
스트림 입력부(10)는, 입력 비디오 스트림(MEM)의 바이트 포맷을 SODB로 변환하고 이 데이터를 헤더 파서(12) 및 디코더(14)에 전달한다.
헤더 파서(12)는, 스트림 입력부(10)의 비디오 스트림 데이터를 SPS(Sequence Parameter Set), PPS(Picture Parameter Set) 등의 슬라이스 헤더 정보, 매크로블록 헤더 정보로 분리해내고 이를 레지스터 세트(22)에 기록(write)한다.
디코더(14)는, 스트림 입력부(10)의 비디오 스트림 데이터를 I-픽쳐, P-픽쳐 등으로 디코딩된 후에 그 결과를 SRAM 등의 메모리(미도시됨)에 저장한다.
제어부(16)는, 레지스터 세트(22)에 저장된 헤더 정보 또는 그 외 정보를 비디오 디코더의 내부 구성 블록들에게 제공하거나 SRAM 등의 메모리(미도시됨)에 저장하도록 제어한다.
IT/IQ부(18)는, SRAM 등의 메모리(미도시됨)에 저장된 디코딩된 비디오 데이터를 읽어 역정수화 변환(IT : Inverse integer Transform) 및 역양자화(IQ : Inverse Quantize)를 수행한 후에 SRAM 등의 메모리(미도시됨)에 저장한다.
디블록킹 필터(20)는, 합성부(26)를 통해 출력된 디코딩된 비디오 데이터가 블록화되는 현상을 제거한다.
레지스터 세트(22)는, 헤더 파서(12)의 헤더 정보와 그 외 정보를 저장하고 다른 구성 블록들에 그 정보들을 제공한다.
예측부(24)는 레지스터 세트(22)의 헤더 정보에 의해 인트라(intra) 모드 픽쳐(즉, I-픽쳐)로 예측하거나 인터(inter) 모드 픽쳐(즉, P-픽쳐)의 예측을 수행한다.
합성부(26)는 IT/IQ부(18)의 역정수화 변환 및 역양자화가 수행된 디코딩된 비디오 데이터와 예측부(24)의 인트라 예측(intra-prediction) 또는 인터 예측(inter-prediction) 정보를 합성하여 이를 출력한다. 즉, 디코딩된 비디오 데이터가 I-픽쳐이면 인트라 모드 픽쳐의 예측값이 합성되고, 디코딩된 비디오 데이터가 P-픽쳐이면 기준 픽쳐를 참조하여 움직임 벡터를 이용한 움직임 보상된 인터 예측 정보가 합성된다.
CPU(Control Processor Unit)(28)는 H.264 포맷 비디오 디코더 시스템을 전반적으로 제어하는 것으로서, 레지스터 세트(22)에 저장된 헤더 정보 또는 그외 정보를 읽어내어 디코딩 작동을 제어한다.
그런데, 이와 같은 종래 기술에 의한 H.264 비디오 디코더는, 레지스터 세트(22)에 SPS 헤더 정보를 최대 32개, PPS 헤더 정보를 최대 256개까지 저장할 수 있어야 한다.
하지만, 종래 기술에 의한 H.264 비디오 디코더는, 디코딩시 사용되는 헤더 정보 등을 내부의 메모리인 레지스터 세트에 모두 저장할 경우 칩 면적이 증가되면서 디코더 칩의 단가가 높아지는 문제점이 있다.
본 발명의 목적은, 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 비디오 스트림 데이터의 SPS, PPS 등의 헤더 정보를 저장하기 위해 디코더와 별도로 분리된 외부 메모리를 구비함으로써 레지스터 세트에 저장하기 위한 헤더 정보 등을 내부 메모리에 저장하지 않고 외부에 저장할 수 있어 디코더 칩의 면적 및 단가를 줄일 수 있는 비디오 디코더의 저장 장치를 제공하는데 있다.
본 발명의 다른 목적은, 비디오 스트림 데이터의 SPS, PPS 등의 헤더 정보를 디코더와 분리된 외부 메모리에 저장한 후에 디코딩시 외부 메모리로부터 읽어내서 레지스터 세트에 저장함으로써 레지스터 세트에 저장하기 위한 헤더 정보 등을 내부 메모리에 저장하지 않고 외부에 저장할 수 있어 디코더 칩의 면적 및 단가를 줄 일 수 있는 비디오 디코더의 제어 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은, 비디오 디코더에 있어서, 비디오 스트림 데이터의 헤더 정보를 분리하는 헤더 파서와, 비디오 스트림 데이터를 디코딩하는 디코더와, 헤더 정보를 이용하여 디코딩된 비디오 데이터를 역정수화 변환 및 역양자화를 수행하는 IT/IQ부와, 헤더 정보를 이용하여 비디오 픽쳐 모드를 예측하는 예측부와, 역정수화 변환 및 역양자화된 비디오 데이터와 예측된 값을 합성하여 출력하는 합성부와, 헤더 정보를 저장하는 레지스터 세트와, 비디오 디코딩시 레지스터 세트에 저장된 헤더 정보가 없을 경우 레지스터 세트에 기저장된 헤더 정보를 저장하고자 디코더와 별도로 분리된 외부 메모리와, 비디오 디코딩시 레지스터 세트에 저장된 헤더 정보가 없을 경우 레지스터 세트에 기저장된 헤더 정보를 외부 메모리에 저장시키며 디코딩에 요구되는 임의의 헤더 정보를 외부 메모리에서 찾아 이를 레지스터 세트에 전달하는 CPU를 포함한다.
상기 다른 목적을 달성하기 위하여 본 발명은, 비디오 디코더의 제어 방법에 있어서, 비디오 디코딩시 비디오 스트림 데이터의 임의의 헤더 정보가 레지스터 세트에 있는지 판단하는 단계와, 판단 결과, 헤더 정보가 레지스터 세트에 없을 경우 레지스터 세트에 기저장된 다른 헤더 정보를 외부 메모리에 저장하는 단계와, 외부 메모리에 저장된 정보들 중에서 비디오 디코딩에 요구되는 해당 헤더 정보를 찾아 레지스터 세트에 저장하는 단계와, 레지스터 세트에 저장된 해당 헤더 정보를 읽어내어 비디오 디코딩에 사용하는 단계를 포함한다.
이하, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 본 발명의 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 더욱 상세히 설명하기로 한다.
도 2는 본 발명에 따른 비디오 디코더의 저장 장치의 개략적인 구조를 나타낸 도면이다.
도 2를 참조하면, 본 발명에 따른 비디오 디코더의 저장 장치에 있어서, 디코더(100)는 스트림 입력부(102)와, 헤더 파서(104)와, 디코더(106)와, 제어부(108)와, IT/IQ부(110)와, 디블록킹 필터(112)와, 예측부(114)와, 합성부(116)와, 레지스터 세트(118) 등을 포함한다.
그리고, 디코더(100)는 H.264 포맷 비디오 디코더 시스템을 전반적으로 제어하기 위하여 레지스터 세트(118)에 저장된 헤더 정보 또는 그 외 정보를 읽어내어 디코딩 작동을 제어하는 CPU(120)와 연결된다.
또한 본 발명의 디코더(100)는, 비디오 스트림 데이터의 디코딩시 사용되는 헤더 정보를 디코더와 별도로 분리된 메모리에 저장하기 위하여 CPU(120)를 통해 플래시 등의 외부 메모리(122)와 연결된다.
본 발명의 비디오 디코더(100)에서 스트림 입력부(102)는, 입력 비디오 스트림(MEM)의 바이트 포맷을 SODB로 변환하고 이 데이터를 헤더 파서(104) 및 디코더(106)에 전달한다.
헤더 파서(104)는, 스트림 입력부(102)의 비디오 스트림 데이터를 SPS, PPS 등의 슬라이스 헤더 정보, 매크로블록 헤더 정보로 분리해내고 이를 레지스터 세트 (118)에 기록한다.
디코더(106)는, 스트림 입력부(102)의 비디오 스트림 데이터를 I-픽쳐, P-픽쳐 등으로 디코딩된 후에 그 결과를 SRAM 등의 메모리(미도시됨)에 저장한다.
제어부(108)는, 레지스터 세트(118)에 저장된 헤더 정보 또는 그 외 정보를 비디오 디코더의 내부 구성 블록들에 제공하거나 SRAM 등의 메모리(미도시됨)에 저장하도록 제어한다.
IT/IQ부(110)는, SRAM 등의 메모리(미도시됨)에 저장된 디코딩된 비디오 데이터를 읽어 역정수화 변환 및 역양자화를 수행한 후에 SRAM 등의 메모리(미도시됨)에 저장한다.
디블록킹 필터(112)는, 합성부(116)를 통해 출력된 디코딩된 비디오 데이터가 블록화되는 현상을 제거한다.
예측부(114)는 레지스터 세트(118)의 헤더 정보에 의해 인트라 모드 픽쳐(즉, I-픽쳐)로 예측하거나 인터 모드 픽쳐(즉, P-픽쳐)의 예측을 수행한다.
합성부(116)는 IT/IQ부(110)의 역정수화 변환 및 역양자화가 수행된 디코딩된 비디오 데이터와 예측부(114)의 인트라 예측(intra-prediction) 또는 인터 예측(inter-prediction) 정보를 합성하여 이를 출력한다. 즉, 디코딩된 비디오 데이터가 I-픽쳐이면 인트라 모드 픽쳐의 예측값이 합성되고, 디코딩된 비디오 데이터가 P-픽쳐이면 기준 픽쳐를 참조하여 움직임 벡터를 이용한 움직임 보상된 인터 예측 정보가 합성된다.
레지스터 세트(118)는, 외부 메모리(122)에 저장된 헤더 정보 중에서 헤더 파서(104)의 헤더 정보가 있을 경우 해당 SPS, PPS 등의 헤더 정보를 읽어내어 이를 저장하고 다른 구성 블록들에 그 헤더 정보들을 제공한다.
CPU(120)는 H.264 포맷의 비디오 디코더 시스템을 전반적으로 제어하는 것으로서, 디코더의 인터럽트 신호에 의해 레지스터 세트(118)에 기저장된 헤더 정보를 외부 메모리(122)에 저장한다. 그리고, CPU(120)는 디코더의 인터럽트 신호에 의해 외부 메모리(122)에 저장된 헤더 정보 중에서 임의의 헤더 정보를 레지스터 세트(118)에 저장한 후에 이를 디코딩시 디코더 내부 구성들이 참조하여 사용하도록 한다.
외부 메모리(122)는 H.264 포맷의 비디오 디코더와 별도로 분리되는 플래시 등의 메모리로서, 비디오 스트림 데이터의 디코딩시 참조되는 헤더 정보가 레지스터 세트(118)에 저장된 정보가 아닐 경우 이를 레지스터 세트(118)에 기저장된 헤더 정보를 입력받아 이를 저장한다. 그리고, 외부 메모리(122)에 저장된 헤더 정보를 레지스터 세트(118)에 전달하여 저장시킨다.
그러므로, 본 발명에 따른 비디오 디코더의 저장 장치는, 비디오 스트림 데이터의 임의의 SPS, PPS 등의 헤더 정보가 레지스터 세트(118)에 없을 경우 레지스터 세트(118)에 기저장된 헤더 정보를 디코더(100)와 별도로 분리된 외부 메모리(122)에 저장하였다가 외부 메모리(122)에 저장된 해당 헤더 정보를 인출하여 레지스터 세트(118)에 저장하여 디코더의 내부 구성 블록에서 사용한다.
도 3은 본 발명에 따른 비디오 디코더의 제어 방법을 순차적으로 나타낸 흐름도이다.
도 2 및 도 3을 참조하면, 본 발명에 따른 비디오 디코더는 다음과 같이 작동한다.
우선, CPU(120)는 스트림 입력부(102)에서 입력 비디오 스트림(MEM)의 바이트 포맷을 SODB로 변환하고 이 데이터를 헤더 파서(104) 및 디코더(106)에 전달하도록 제어한다. 헤더 파서(104)는, 스트림 입력부(102)의 비디오 스트림 데이터를 SPS, PPS 등의 슬라이스 헤더, 매크로블록 헤더 정보로 분리해낸다. 그리고 디코더(106)에서는, 스트림 입력부(102)의 비디오 스트림 데이터를 I-픽쳐, P-픽쳐 등으로 디코딩된 후에 그 결과를 SRAM 등의 메모리(미도시됨)에 저장한다.(S100)
이때, 디코더(100)의 제어부(108)는 헤더 파서(104)의 현재 슬라이스 헤더 정보가 레지스터 세트(118)에 없는 SPS, PPS 등의 헤더 정보를 참조(없을 경우)하는지 판단하고, 그 판단 결과, 레지스터 세트(118)에 없는 헤더 정보일 경우 인터럽트 신호를 발생한다.(S110∼S120)
그리고 CPU(120)는 인터럽트 신호에 의해 레지스터 세트(118)에 기저장된 헤더 파서(104)의 헤더 정보를 외부 메모리(122)에 저장하고, 레지스터 세트(118)에 저장된 정보를 삭제한다.(S130)
CPU(120)는 외부 메모리(122)에 저장된 헤더 정보들 중에서 상기 레지스터 세트(118)에 없는 SPS, PPS 등의 헤더 정보를 읽어내서 레지스터 세트(118)에 저장한다.(S140)
제어부(108)는, 레지스터 세트(118)에 새롭게 저장된 SPS, PPS 등의 헤더 정보를 읽어내어 IT/IQ부(110), 예측부(114)에 제공함으로써 IT/IQ부(110)의 역정수 화 변환 및 역양자화가 수행된 디코딩된 비디오 데이터와 예측부(114)의 인트라 예측(intra-prediction) 또는 인터 예측(inter-prediction) 정보를 합성부(116)를 통해 합성하여 출력한다.(S160)
그리고, CPU(120)는 스트림 입력부(102)에서 입력 비디오 스트림(MEM)이 마지막 끝의 스트림 데이터인지를 판단한다.(S170) S170 판단 결과, 마지막 끝 스트림 데이터일 경우, 비디오 디코딩 작동을 종료한다. 하지만, 그렇지 않을 경우 S100 단계부터 반복 수행한다.
한편 S110 판단 결과, 디코더(100)의 제어부(108)는 헤더 파서(104)의 현재 슬라이스 헤더 정보가 레지스터 세트(118)에 있는 SPS, PPS 등의 헤더 정보를 참조할 경우(없을 경우), 레지스터 세트(118)에 기저장된 SPS, PPS 등의 헤더 정보를 읽어내어 IT/IQ부(110), 예측부(114)에 제공함으로써 IT/IQ부(110)의 역정수화 변환 및 역양자화가 수행된 디코딩된 비디오 데이터와 예측부(114)의 인트라 예측(intra-prediction) 또는 인터 예측(inter-prediction) 정보를 합성부(116)를 통해 합성하여 출력한다.(S160)
그러므로, 본 발명에 따른 비디오 디코더의 제어 방법은, 디코딩시 비디오 스트림 데이터의 임의의 SPS, PPS 등의 헤더 정보가 레지스터 세트(118)에 없을 경우 디코더(100)의 인터럽트 신호에 의해 레지스터 세트(118)에 기저장된 다른 헤더 정보를 디코더(100)와 별도로 분리된 외부 메모리(122)에 저장하였다가 외부 메모리(122)에 저장된 정보들 중에서 해당 헤더 정보를 인출하여 레지스터 세트(118)에 저장하여 디코더의 내부 구성 블록(예를 들어, IT/IQ부(110), 예측부(114) 등)에서 사용한다. 만약, 디코딩시 비디오 스트림 데이터의 임의의 SPS, PPS 등의 헤더 정보가 레지스터 세트(118)에 있을 경우 레지스터 세트(118)에 기저장된 헤더 정보를 읽어내어 디코더의 내부 구성 블록(예를 들어, IT/IQ부(110), 예측부(114) 등)에서 사용한다.
이상 설명한 바와 같이, 본 발명은, 디코딩시 비디오 스트림 데이터의 SPS, PPS 등의 헤더 정보가 레지스터 세트에 없을 경우 디코더와 분리된 외부 메모리에 레지스터에 기저장된 다른 헤더 정보를 저장한 후에 외부 메모리로부터 해당 헤더 정보를 읽어내어 레지스터 세트에 저장함으로써 레지스터 세트에 저장하기 위한 헤더 정보를 디코더 내부 메모리인 레지스터 세트에 모두 저장해두지 않고서도 외부에 저장할 수 있어 디코더 칩의 면적 및 단가를 줄일 수 있다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.

Claims (4)

  1. 비디오 디코더에 있어서,
    비디오 스트림 데이터의 헤더 정보를 분리하는 헤더 파서와,
    상기 분리된 헤더 정보를 저장하는 레지스터 세트와,
    디코더와 분리되어 상기 상기 레지스터 세트에 저장되는 헤더 정보들을 백업하여 외부 메모리에 저장하는 수단과,
    상기 비디오 스트림 데이터를 디코딩하는 디코더와,
    상기 레지스터 세트로부터 제공되는 헤더 정보를 이용하여 상기 디코딩된 비디오 데이터를 역정수화 변환 및 역양자화를 수행하는 IT/IQ부와,
    상기 레지스터 세트로부터 제공되는 헤더 정보를 이용하여 상기 비디오 픽쳐 모드를 예측하는 예측부와,
    상기 레지스터에서 상기 헤더 정보를 인출하여 상기 IT/IQ부와 예측부에 각각 제공하도록 제어하는 제어부와,
    상기 역정수화 변환 및 역양자화된 비디오 데이터와 상기 예측된 값을 합성하여 출력하는 합성부
    를 포함하는 비디오 디코더의 저장 장치.
  2. 비디오 디코더의 제어 방법에 있어서,
    비디오 디코딩시 비디오 스트림 데이터의 임의의 헤더 정보가 레지스터 세트에 있는지 판단하는 단계와,
    상기 판단 결과, 상기 헤더 정보가 상기 레지스터 세트에 없을 경우 상기 레지스터 세트에 기저장된 다른 헤더 정보를 외부 메모리에 저장하는 단계와,
    상기 외부 메모리에 저장된 정보들 중에서 비디오 디코딩에 요구되는 해당 헤더 정보를 인출하여 상기 레지스터 세트에 저장하는 단계와,
    상기 레지스터 세트에 저장된 해당 헤더 정보를 읽어내어 상기 비디오 디코딩에 사용하는 단계
    를 포함하는 비디오 디코더의 저장 장치의 제어 방법.
  3. 제 2항에 있어서,
    상기 방법은,
    상기 헤더 정보가 상기 레지스터 세트에 없을 경우 상기 비디오 디코더에서 인터럽트 신호를 발생하는 단계를 더 포함하는 것을 특징으로 하는 비디오 디코더의 저장 장치의 제어 방법.
  4. 제 2항에 있어서,
    상기 방법은,
    상기 판단 결과, 상기 헤더 정보가 상기 레지스터 세트에 있을 경우 상기 레 지스터 세트에 저장된 해당 헤더 정보를 읽어내어 상기 비디오 디코딩에 사용하는 단계를 더 포함하는 것을 특징으로 하는 비디오 디코더의 저장 장치의 제어 방법.
KR1020050106126A 2005-11-07 2005-11-07 비디오 디코더의 저장 장치 및 그 제어 방법 KR100718419B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050106126A KR100718419B1 (ko) 2005-11-07 2005-11-07 비디오 디코더의 저장 장치 및 그 제어 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050106126A KR100718419B1 (ko) 2005-11-07 2005-11-07 비디오 디코더의 저장 장치 및 그 제어 방법

Publications (2)

Publication Number Publication Date
KR20070048985A KR20070048985A (ko) 2007-05-10
KR100718419B1 true KR100718419B1 (ko) 2007-05-14

Family

ID=38273174

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050106126A KR100718419B1 (ko) 2005-11-07 2005-11-07 비디오 디코더의 저장 장치 및 그 제어 방법

Country Status (1)

Country Link
KR (1) KR100718419B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10412414B2 (en) 2012-08-13 2019-09-10 Gurulogic Microsystems Oy Decoder and method for decoding encoded input data containing a plurality of blocks or packets
US9538239B2 (en) 2012-08-13 2017-01-03 Gurulogic Microsystems Oy Decoder and method for decoding encoded input data containing a plurality of blocks or packets

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020014958A (ko) * 2000-08-19 2002-02-27 박종섭 엠피이지-2 시스템의 부가정보 데이터 필터링 장치 및 그제어방법
KR20030030011A (ko) * 2000-09-18 2003-04-16 마쯔시다덴기산교 가부시키가이샤 기록재생 시스템
JP2005065080A (ja) 2003-08-19 2005-03-10 Sony Corp ヘッダ受信回路

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020014958A (ko) * 2000-08-19 2002-02-27 박종섭 엠피이지-2 시스템의 부가정보 데이터 필터링 장치 및 그제어방법
KR20030030011A (ko) * 2000-09-18 2003-04-16 마쯔시다덴기산교 가부시키가이샤 기록재생 시스템
JP2005065080A (ja) 2003-08-19 2005-03-10 Sony Corp ヘッダ受信回路

Also Published As

Publication number Publication date
KR20070048985A (ko) 2007-05-10

Similar Documents

Publication Publication Date Title
US9532073B2 (en) Video encoding device, video decoding device, video decoding method, video decoding method, and program
JP4138056B2 (ja) マルチスタンダード脱圧縮及び／又は圧縮装置
JP4819051B2 (ja) 動画像符号化装置、動画像復号化装置、動画像符号化方法、動画像復号化方法およびストリームデータ
JP4964595B2 (ja) 画像復号装置及び方法
US7929614B2 (en) Apparatus, medium, and method for processing neighbor information in video decoding
CN106412578B (zh) 用于选择性地破坏视频编码中的预测的方法和系统
KR101147744B1 (ko) 비디오 트랜스 코딩 방법 및 장치와 이를 이용한 ｐｖｒ
KR20120039711A (ko) 개선된 인트라 색차 엔코딩 및 디코딩을 위한 방법 및 장치
JP2009267689A (ja) 動画像符号化装置、及び動画像符号化方法
JPWO2009063646A1 (ja) 画像復号装置及び画像復号方法
JP2000050263A (ja) 画像符号化並びに復号化装置及びこれを用いた撮像装置
JP3852366B2 (ja) 符号化装置および方法、復号装置および方法、並びにプログラム
KR100718419B1 (ko) 비디오 디코더의 저장 장치 및 그 제어 방법
KR20220157455A (ko) 이미지 인코딩 및 디코딩을 위한 방법 및 디바이스
JP6469277B2 (ja) 画像符号化装置、画像符号化方法及びプログラム、画像復号装置、画像復号方法及びプログラム
US11683497B2 (en) Moving picture encoding device and method of operating the same
JP2000175199A (ja) 画像処理装置及び方法、並びに提供媒体
JP2008289105A (ja) 画像処理装置およびそれを搭載した撮像装置
WO2013073138A1 (en) Motion vector coding apparatus, method and program
KR100556341B1 (ko) 메모리 대역폭이 감소된 비디오 디코더 시스템
US12034927B2 (en) Image encoding apparatus, image decoding apparatus, image encoding method, image decoding method, and non-transitory computer-readable storage medium
JPH1084287A (ja) モジュール切り替え型画像圧縮・再生装置
JP4676474B2 (ja) 画像符号化方法
JP5061355B2 (ja) 画像符号化方法、装置およびプログラムならびに画像処理機器
JP2001218227A (ja) 動画像圧縮装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110502

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee