KR100705175B1 - Method of manufacturing MOS structure - Google Patents
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Abstract
본 발명은 MOS 구조 형성 방법에 관한 것으로서, 반도체 기판 상부에 SiO2층을 형성하고 그 상부에 얇은 유전체막을 형성한 후, 고온에서 O2로 열처리하거나, UV-O3를 이용하여 열처리를 한 후, 고온에서 N2로 열처리하고 그 상부에 게이트 전극을 형성하여 게이트 절연막을 형성함으로써, C-V 히스테리시스의 크기를 감소시킬 수 있는 MOS 구조 형성 방법을 제시함에 있다. The present invention relates to a method for forming a MOS structure, wherein a SiO 2 layer is formed on a semiconductor substrate and a thin dielectric film is formed on the semiconductor substrate, and then heat-treated with O 2 at a high temperature or by heat treatment using UV-O 3 . The present invention provides a method of forming a MOS structure that can reduce the size of CV hysteresis by heat treating N 2 at a high temperature and forming a gate insulating layer thereon.
C-V 히스테리시스 특성, MOS, 캐패시터, 고유전막C-V hysteresis characteristics, MOS, capacitors, high dielectric film
Description
도 1(a) 내지 도 1(e)는 본 발명의 일 실시예에 따른 MOS 구조 형성 방법을 설명하기 위해 순서적으로 도시한 반도체 소자의 단면도. 1A to 1E are cross-sectional views of semiconductor devices sequentially shown to illustrate a method of forming a MOS structure according to an embodiment of the present invention.
도 2는 본 발명을 적용한 실시예로서, 열처리 하지 않은 n+ poly-Si /Al2O3(80Å)/p-Si MOS 구조의 C-V 히스테리시스 특성 그래프.2 is a graph showing hysteresis characteristics of an n + poly-Si / Al 2 O 3 (80 μs) / p-Si MOS structure which is not thermally treated as an embodiment to which the present invention is applied.
도 3은 O2 열처리 온도에 따른 n+ poly-Si /Al2O3(80Å)/p-Si MOS 구조의 C-V 히스테리시스 특성 그래프.3 is a graph of CV hysteresis characteristics of n + poly-Si / Al 2 O 3 (80 Å) / p-Si MOS structure with O 2 heat treatment temperature.
도 4는 열처리 방법에 따른 n+ poly-Si /Al2O3(80Å)/p-Si MOS 구조의 C-V 히스테리시스 특성 그래프.Figure 4 is a graph of CV hysteresis characteristics of n + poly-Si / Al 2 O 3 (80 Å) / p-Si MOS structure according to the heat treatment method.
도 5은 SiO2 형성유무에 따른 n+ poly-Si /Al2O3(80Å)/p-Si MOS 구조의 C-V 히스테리시스 특성 그래프.5 is a graph of CV hysteresis characteristics of n + poly-Si / Al 2 O 3 (80 Å) / p-Si MOS structure with and without SiO 2 formation.
도 6은 Al2O3의 두께에 따른 n+ poly-Si/Al2O3(80Å)/p-Si MOS 구조의 C-V 히스테리시스 특성 그래프.FIG. 6 is a graph of CV hysteresis characteristics of n + poly-Si / Al 2 O 3 (80 μs) / p-Si MOS structure according to Al 2 O 3 thickness. FIG.
<도면의 주요 부분에 대한 부호의 설명> <Explanation of symbols for the main parts of the drawings>
1 : 반도체 기판 2 : 유전체막1
3 : 게이트 전극3: gate electrode
본 발명은 MOS(metal-oxide-silicon) 구조 형성 방법에 관한 것으로서, 특히 반도체 기판 상부에 SiO2층을 형성하고 그 상부에 얇은 유전체막을 형성한 후, 고온에서 O2로 열처리하거나, UV-O3를 이용하여 열처리를 한 후, 고온에서 N2로 열처리하고 그 상부에 게이트 전극을 형성하여 MOS 구조를 형성함으로써, C-V 히스테리시스의 크기를 감소시킬 수 있는 MOS 구조 형성 방법에 관한 것이다. The present invention relates to a method for forming a metal-oxide-silicon (MOS) structure, and in particular, after forming a SiO 2 layer on a semiconductor substrate and forming a thin dielectric film thereon, heat-treating with O 2 at a high temperature, or UV-O The present invention relates to a method of forming a MOS structure that can reduce the size of CV hysteresis by heat-treating using 3 , heat-treating with N 2 at high temperature, and forming a MOS structure by forming a gate electrode thereon.
통상, SiO₂를 이용한 MOS 구조에서는 C-V 히스테리시스(hysteresis)의 크기가 매우 작은 반면에, Al₂O₃, Ta₂O5 , HfO₂, ZrO, La₂O₃, Y₂O₃, CeO₂, TiO₂및 그 의 실리케이트(silicate)등의 고유전 산화막을 이용한 MOS 구조에서는 C-V 히스테리시스가 상대적으로 크게 나타나는 문제점이 있다. In general, MOS structures using SiO ₂ have very small CV hysteresis, whereas Al ₂ O ₃ , Ta ₂ O 5 , HfO ₂ , ZrO, La ₂ O ₃ , Y ₂ O ₃ , CeO ₂ , In the MOS structure using a high-k dielectric oxide film such as TiO ₂ and its silicate, CV hysteresis is relatively large.
이러한, C-V 히스테리시스는 게이트절연막과 반도체 기판(예를 들면 실리콘 기판)의 계면 근처에 형성되는 트랩 차아지(trap charge)에 의한 것으로 여겨지는데, 이는 게이트 절연막 특성 및 트랜지스터(transistor)의 특성 등에 영향을 주기 때문에 그 크기를 감소시키기 위한 연구가 활발히 진행중에 있다. Such CV hysteresis is considered to be caused by trap charges formed near the interface between the gate insulating film and the semiconductor substrate (for example, silicon substrate), which affects the gate insulating film characteristics and the transistor characteristics. In order to reduce its size, research is being actively conducted.
최근, 고온의 열처리공정에 의해 C-V 히스테리시스가 감소하는 것이 관찰되어 C-V 히스테리시스를 감소시키기 위한 연구가 한 단계 진전되었다. 그러나, C-V 히스테리시스를 감소시키기 위한 열처리공정은 최소한 800℃이상의 높은 온도가 필요하게 된다. 이로 인해, MOS 구조를 구성하는 다른 물질이 산화됨과 아울러 손상되어 MOS 구조의 특성이 저하되는 문제가 도출되고 있다. Recently, a decrease in C-V hysteresis has been observed by a high temperature heat treatment process, and the research for reducing C-V hysteresis has been advanced one step. However, the heat treatment process to reduce the C-V hysteresis requires a high temperature of at least 800 ℃. As a result, other materials constituting the MOS structure are oxidized and damaged, resulting in a problem that the characteristics of the MOS structure are deteriorated.
따라서, 본 발명의 목적은 고유전체막을 이용한 MOS 구조의 게이트 절연막에서 발생되는 높은 C-V 히스테리시스를 제거하기 위한 MOS 구조의 제조 방법을 제공함에 있다. Accordingly, an object of the present invention is to provide a method of manufacturing a MOS structure for removing high C-V hysteresis generated in a gate insulating film of a MOS structure using a high dielectric film.
본 발명의 또 다른 목적은 반도체 기판 상부에 SiO2층을 형성하고 그 상부에 얇은 유전체막을 형성한 후, 고온에서 O2로 열처리하거나, UV-O3를 이용하여 열처리를 한 후, 고온에서 N2로 열처리하고 그 상부에 게이트 전극을 형성하여 MOS 구조를 형성함으로써, C-V 히스테리시스의 크기를 감소시킬 수 있는 MOS 구조 형성 방법을 제공함에 있다. Another object of the present invention is to form a SiO 2 layer on the semiconductor substrate and a thin dielectric film thereon, and then heat-treated with O 2 at high temperature, or heat-treated with UV-O 3 , followed by N at high temperature. The present invention provides a method of forming a MOS structure that can reduce the size of CV hysteresis by heat-treating to 2 and forming a MOS structure by forming a gate electrode thereon.
본 발명은 소정의 반도체 기판 상부에 고유전체 산화막으로 게이트절연막을 형성하는 단계와, 상기 게이트 절연막을 열처리하는 단계 및 상기 게이트절연막 상부에 게이트 전극을 형성하는 단계를 포함한다.The present invention includes forming a gate insulating film with a high dielectric oxide film on a predetermined semiconductor substrate, heat treating the gate insulating film, and forming a gate electrode on the gate insulating film.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.
도 1(a) 내지 도 1(e)은 본 발명의 일 실시예에 따른 MOS 구조 형성 방법을 설명하기 위해 순서적으로 도시한 반도체 소자의 단면도이다. 1A to 1E are cross-sectional views of semiconductor devices sequentially illustrated to explain a method of forming a MOS structure according to an embodiment of the present invention.
도 1(a)를 참조하면, 우선 필드영역과 액티브영역으로 분리하기 위한 소정의 소자 분리막(도시되지 않음)이 형성된 반도체 기판(1) 상부에 게이트 절연막(2)이 형성된다. Referring to FIG. 1A, a gate
또한, 반도체 기판(1) 상부에는 게이트 절연막(2)이 형성되기 전에 SiO2, Al, Ta, Hf, Zr, La, Y, Ce, Ti등의 금속을 포함한 실리케이트가 600℃∼1000℃의 온도범위와 N2O, NO 및 O2 분위기중 어느 하나의 분위기에서 10∼300초 동안 급속 열처리하여 5~20Å 정도의 두께로 형성된다. In addition, a silicate containing a metal such as SiO 2 , Al, Ta, Hf, Zr, La, Y, Ce, Ti, or the like at a temperature of 600 ° C. to 1000 ° C. before the
게이트절연막(2)은 Al2O3, Ta2O5, HfO2, ZrO2
, La2O3, Y2O3, CeO2 및 TiO2중 어느 하나와 Al, Ta, Hf, Zr, La, Y, Ce, Ti 등의 금속을 포함한 실리케이트가 단원 자층 증착법(atomic layer deposition : ALD)에 의해 20∼100Å 정도로 형성된다. The
도 1(b)를 참조하면, 이후, 게이트 절연막(2)은 500∼1000℃의 온도범위와 O2, N2, N2O, NO, UV-O3 및 Ar 중 어느 하나의 분위기 또는 진공분위기에서 5∼60분동안 열처리되거나, 600∼1000℃의 온도범위와 O2, N2, N2O, NO, UV-O3 및 Ar 중 어느 하나의 분위기 또는 진공분위기에서 10∼300초동안 급속 열처리되거나, 700℃∼1100℃와 열처리에 의해 H2와 O2분위기에서 10∼300초동안 ISSG(in-situ stream generator) 급속 열처리된다.Referring to FIG. 1 (b), the
여기서, UV-O3에 의해 게이트절연막(2)이 열처리될 경우, UV를 이용하여 100℃∼600℃의 온도범위와 O2 또는 O3를 여기 시켜 1∼60분동안 열처리된다. In this case, when the
도 1(c)를 참조하면, 우선, 게이트 절연막(2) 상부에 게이트 전극(3)이 형성된다. Referring to FIG. 1C, first, a
게이트 전극(3)은 TiN, Ta, TaN, WN, MoN, HfN 및 ZrN와 같은 금속물질로 형성되거나, n+ 또는 p+로 도핑된 다결정 실리콘으로 형성된다. The
도 1(d)를 참조하면, 이후, 게이트 전극(3)은 500∼900℃의 온도범위와 주입량이 5sccm∼10slm정도인 N2 또는 Ar분위기 또는 진공분위기에서 10분∼1시간동안 열처리되거나, 500∼1100℃의 온도범위와 주입량이 5sccm∼10slm정도인 N2 또는 Ar분위기 또는 진공분위기에서 10초∼10분동안 급속 열처리 된다. Referring to FIG. 1 (d), the
여기서, 진공분위기의 진공도는 5 ×10-2∼5 ×10-9 Torr로 설정된다.Here, the vacuum degree of the vacuum atmosphere is set to 5 x 10 -2 to 5 x 10 -9 Torr.
도 1(e)를 참조하면, 이후, 게이트 전극(3)의 상부에 감광막이 코팅된 후, 노광 및 현상공정에 의해 소정의 감광막패턴이 형성된다. Referring to FIG. 1E, after the photoresist film is coated on the
이후, 감광막패턴을 이용한 식각공정에 의해 게이트 전극(3) 및 게이트절연막(2)이 순차적으로 식각되어 MOS 구조가 형성된다. Subsequently, the
전술한 바와 같이, 고유전체막을 이용한 MOS 구조에서 발생되는 C-V 히스테리시스를 제어하기 위해, 본 발명은 게이트 전극이 형성되기 전에 유전체막을 퍼니스열처리 또는 급속 열처리하거나, UV-O3로 열처리한다. 또한, C-V 히스테리시스를 제어하기 위해, 반도체 기판과 유전체막의 계면간에 SiO2를 형성하거나, Al2O3 두께를 조절하거나, 게이트 전극에 인가되는 최대 게이트 전압(Gate Voltage)을 낮추어 준다.As described above, in order to control the CV hysteresis generated in the MOS structure using the high-k dielectric film, the present invention heats or rapidly heats the dielectric film with UV-O 3 before the gate electrode is formed. In addition, in order to control CV hysteresis, SiO 2 is formed between the interface between the semiconductor substrate and the dielectric film, the Al 2 O 3 thickness is adjusted, or the maximum gate voltage applied to the gate electrode is lowered.
상세히 하면, 우선, C-V 히스테리시스의 크기는 게이트 전극의 형성 전 열처리 유무에 따라 많이 달라진다. In detail, first, the magnitude of the C-V hysteresis varies greatly depending on the presence or absence of heat treatment before forming the gate electrode.
즉, 도 2에 도시된 바와 같이, 게이트 전극이 형성되기 전에 열처리를 하지 않은 샘플의 3V →-3V →3V 스위프(sweep)에서 나타나는 C-V 히스테리시스트의 크기는 상당히 큰데 반해, 도 3에 도시된 바와 같이, O2로 30분동안 열처리를 할 경우, 온도가 높을수록 C-V 히스테리시스의 크기가 감소하는 것을 알 수 있다. That is, as shown in FIG. 2, the magnitude of the CV hysteresis in the 3V → -3V → 3V sweep of the sample that is not heat-treated before the gate electrode is formed is quite large. Likewise, when the heat treatment for 30 minutes with O 2 , it can be seen that the magnitude of the CV hysteresis decreases as the temperature increases.
또한, UV-O3를 이용하여 10분동안 열처리를 할 경우에는 C-V 히스테리시스의 크기가 거의 줄지 않는 것을 알 수 있었고, N2로 30분동안 열처리하거나 급속열처리 할 경우에는 온도가 퍼니스의 O2의 온도보다 높음에도 불구하고 C-V 히스테리시스의 크기가 조금 밖에 감소하지 않은 것을 볼 수 있다. Further, by using a UV-O 3 When the heat treatment for 10 minutes, the CV, the size of hysteresis was found that hardly give, if the heat treatment or rapid thermal annealing for 30 minutes with N 2, the temperature of the furnace O 2 It can be seen that the magnitude of CV hysteresis is only slightly reduced despite being higher than the temperature.
그러나, UV-O3로 열처리를 한 후, N2 분위기에서 30분동안 열처리를 할 경우에는 C-V 히스테리시스의 크기가 상당히 줄어드는 것을 알 수 있다. 이와 같이, 여러 가지 열처리 방법에 따른 C-V 히스테리시스의 크기 변화는 도 4에 도시된 바와 같다. However, when the heat treatment with UV-O 3 , the heat treatment for 30 minutes in the N 2 atmosphere it can be seen that the size of the CV hysteresis significantly reduced. As such, the size change of CV hysteresis according to various heat treatment methods is as shown in FIG. 4.
이와 아울러, 도 5에 도시된 바와 같이, 반도체 기판과 유전체막의 계면간에 SiO2층을 형성할 경우, C-V 히스테리시스의 크기가 변화하는 것을알 수 있다. 즉, 상부에 급속 열처리를 이용하여 7∼12Å 정도의 SiO2층을 형성시킨 후, 그 상부에 Al2O3의 유전체막를 증착하고 N2 분위기에서 30분동안 열처리할 경우 C-V 히스테리시스의 크기가 감소하는 것을 알 수 있다. In addition, as shown in FIG. 5, when the SiO 2 layer is formed between the interface between the semiconductor substrate and the dielectric film, it can be seen that the magnitude of the CV hysteresis changes. In other words, after forming a SiO 2 layer of about 7 to 12 Å by rapid heat treatment on the top, and depositing an Al 2 O 3 dielectric film on the top and heat treatment for 30 minutes in N 2 atmosphere, the size of CV hysteresis is reduced I can see that.
또한, 도 6에 도시된 바와 같이, 반도체 기판 상부에 형성되는 Al2O3의 두께에 따라 C-V 히스테리시스의 크기가 변화하는 것을 알 수 있다. 즉, Al2O3의 두께가 얇을수록 C-V 히스테리시스의 크기가 감소하는 것을 알 수 있다. In addition, as shown in FIG. 6, it can be seen that the magnitude of the CV hysteresis changes according to the thickness of Al 2 O 3 formed on the semiconductor substrate. That is, it can be seen that as the thickness of Al 2 O 3 decreases, the magnitude of CV hysteresis decreases.
결론적으로 C-V 히스테리시스를 없애기 위해서는 고온에서 O2로 열처리하거 나, UV-O3를 이용하여 열처리를 한 후, 고온에서 N2로 열처리 또는 반도체 기판의 상부에 얇은 SiO2층을 형성시키고 고온 열처리를 하거나, 반도체 기판 상부에 형성되는 유전체막의 두께를 얇게 형성하거나, C-V 히스테리시스측정을 위해 걸어주는 최대 게이트전압(Gate Voltage)의 크기를 낮추는 방법이 효과적이다.
In conclusion, in order to eliminate CV hysteresis, heat treatment with O 2 at high temperature or UV-O 3 treatment is performed, followed by heat treatment with N 2 at high temperature, or a thin SiO 2 layer on top of the semiconductor substrate, Alternatively, a method of reducing the size of the dielectric film formed on the semiconductor substrate to be thin or reducing the maximum gate voltage applied for CV hysteresis measurement is effective.
상술한 바와 같이, 본 발명은 반도체 기판 상부에 SiO2층을 형성하고 그 상부에 얇은 유전체막을 형성한 후, 고온에서 O2로 열처리하거나, UV-O3를 이용하여 열처리를 한 후, 고온에서 N2로 열처리하고 그 상부에 게이트 전극을 형성하여 MOS 구조를 형성함으로써, C-V 히스테리시스의 크기를 감소시킬 수 있다. As described above, the present invention forms a SiO 2 layer on the semiconductor substrate and a thin dielectric film formed thereon, followed by heat treatment with O 2 at high temperature, or heat treatment with UV-O 3 , followed by high temperature. By heat-treating with N 2 and forming a gate electrode thereon to form a MOS structure, the magnitude of CV hysteresis can be reduced.
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