KR100702028B1 - Method of fabricating semiconductor device having metal silicide layer - Google Patents

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서정훈
구경범
김현영
홍진기
박건상
김진호
이은택
이현정
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Abstract

A method for manufacturing a semiconductor device is provided to protect safely a metal silicide layer in a process for extending a storage node contact hole and a wet etching process by restraining an excessive reaction in the metal silicide layer using a titanium rich metal silicide layer with an improved morphology. A lower interlayer dielectric(55) is formed on a semiconductor substrate(51). A landing pad(56,57) for contacting the substrate through the lower interlayer dielectric is formed on the resultant structure. An intermediate interlayer dielectric(59) is formed on the resultant structure. A contact hole(60) for exposing the landing pad to the outside is formed in the intermediate interlayer dielectric. A titanium rich metal silicide layer is formed in the exposed landing pad.

Description

금속 실리사이드막을 갖는 반도체 소자의 제조방법{method of fabricating semiconductor device having metal silicide layer}Method of fabricating semiconductor device having metal silicide layer

도 1은 종래의 금속실리사이드막을 갖는 반도체소자의 제조방법을 설명하기 위한 공정단면도.1 is a cross-sectional view illustrating a conventional method for manufacturing a semiconductor device having a metal silicide film.

도 2는 종래의 문제점을 설명하기 위한 공정단면도.Figure 2 is a process cross-sectional view for explaining the conventional problem.

도 3a 내지 도 3e는 본 발명의 실시예에 따른 금속 실리사이드막을 갖는 반도체소자의 제조방법을 설명하기 위한 공정별 단면도.3A to 3E are cross-sectional views of processes for describing a method of manufacturing a semiconductor device having a metal silicide film according to an embodiment of the present invention.

도 4는 본 발명의 실시 예에 사용되는 고밀도 플라스마 화학기상증착(high density plasma chemical vapor deposition) 장치를 보여주는 개략도.4 is a schematic view showing a high density plasma chemical vapor deposition apparatus used in an embodiment of the present invention.

본 발명은 반도체소자의 제조방법에 관한 것으로서, 보다 구체적으로는 실리사이드막을 갖는 반도체소자의 제조방법에 관한 것이다. The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device having a silicide film.

메모리소자가 고집적화됨에 따라 비트라인 저항 및 콘택 저항의 감소가 필연적으로 요구되고 있다. 알려진 바와 같이, 상기 비트라인은 플러그를 통해 랜딩패드와 연결된다. 상기 비트라인의 성막재료에는 텅스텐이 사용되고, 상기 랜딩패드 의 성막재료에는 폴리실리콘이 주로 사용된다. 따라서, 상기 콘택 저항의 감소를 위하여 상기 플러그 및 상기 랜딩패드 사이에 금속 실리사이드막을 형성하는 기술이 연구되고 있다.As memory devices are highly integrated, it is inevitable to reduce the bit line resistance and the contact resistance. As is known, the bit line is connected to the landing pad via a plug. Tungsten is used for the film forming material of the bit line, and polysilicon is mainly used for the film forming material of the landing pad. Therefore, a technique for forming a metal silicide film between the plug and the landing pad to reduce the contact resistance has been studied.

도 1은 종래의 금속 실리사이드막을 갖는 반도체소자의 제조방법을 설명하기 위한 공정단면도이다.1 is a process cross-sectional view for explaining a method of manufacturing a semiconductor device having a conventional metal silicide film.

도 1에 도시된 바와 같이, 실리콘 등의 반도체기판(11) 내에 활성영역(12)을 한정하는 소자분리막들(13)을 형성한다. 상기 소자분리막들(13)을 갖는 기판(11) 전면 상에 하부 층간절연막(15)을 형성한다. 상기 하부 층간절연막(15)을 관통하여 상기 활성영역(12)을 덮는 제 1랜딩패드들(16) 및 제 2랜딩패드들(17)을 형성한다. 상기 제 1랜딩패드들(16)은 후속 공정을 통해 비트라인들과 연결되며, 상기 제 2랜딩패드들(17)은 후속 공정을 통해 커패시터의 스토리지 노드들과 연결된다. 상기 제 1및 제 2랜딩패드들(16)(17)은 폴리실리콘막으로 형성할 수 있다. 상기 제 1및 제 2랜딩패드들(16)(17)을 갖는 기판 상에 중간 층간절연막(19)을 형성한다. 상기 중간층간절연막(19) 내에 상기 제 1랜딩패드들(16)을 노출시키는 콘택홀들(20)을 형성한다. 상기 콘택홀들(20)의 측벽에 플러그 스페이서들(21)을 형성한다. 상기 플러그 스페이서들(21)은 상기 중간 층간절연막(19)에 대해 식각선택비를 갖는 물질막을 이용하여 형성할 수 있다. 상기 물질막은 실리콘 질화막으로 형성할 수 있다. As shown in FIG. 1, device isolation layers 13 defining active regions 12 are formed in a semiconductor substrate 11 such as silicon. The lower interlayer insulating layer 15 is formed on the entire surface of the substrate 11 having the device isolation layers 13. First landing pads 16 and second landing pads 17 are formed through the lower interlayer insulating layer 15 to cover the active region 12. The first landing pads 16 are connected to bit lines through a subsequent process, and the second landing pads 17 are connected to storage nodes of a capacitor through a subsequent process. The first and second landing pads 16 and 17 may be formed of a polysilicon film. An intermediate interlayer insulating film 19 is formed on the substrate having the first and second landing pads 16 and 17. Contact holes 20 are formed in the intermediate interlayer insulating film 19 to expose the first landing pads 16. Plug spacers 21 are formed on sidewalls of the contact holes 20. The plug spacers 21 may be formed using a material film having an etch selectivity with respect to the intermediate interlayer insulating film 19. The material film may be formed of a silicon nitride film.

상기 플러그 스페이서들(21)을 갖는 기판 상에 금속막을 형성한다. 상기 금속막은 티타늄막(Ti layer)으로 형성할 수 있다. 상기 금속막은 고밀도 플라즈마 화학기상증착 기술을 이용할 수 있다. 상기 고밀도 플라즈마 화학기상증착 기술은 650℃ 온도 이상의 고온에서 수행할 수 있다. 상기 고밀도 플라즈마 화학기상증착 기술은 고밀도 플라즈마 화학기상증착장치 내에서 수행할 수 있다. 상기 고밀도 플라즈마 화학기상증착 기술을 이용하여 상기 금속막을 형성하는 동안, 상기 플러그 스페이서들(21)을 갖는 기판은 고밀도 플라즈마 화학기상증착장치 내의 히터(미도시)를 이용하여 650℃ 이상의 온도로 일정하게 유지할 수 있다. 상기 히터는 650℃ 온도로 조절할 수 있다. 원료가스들은 샤워헤드를 통해 고밀도 플라즈마 화학기상증착장치 내로 공급된다. 상기 원료가스들은 소스 가스(source gas), 불활성 가스, 및 반응 가스를 포함한다. 상기 소스 가스(source gas)는 TiCl4 일 수 있다. 상기 불활성 가스는 헬륨(He) 가스 또는 아르곤(Ar) 가스일 수 있다. 상기 반응 가스는 H2가스일 수 있다. 상기 원료가스들을 공급하는 샤워헤드의 온도를 0~370℃온도를 유지할 수 있다. A metal film is formed on the substrate having the plug spacers 21. The metal layer may be formed of a titanium layer. The metal film may use a high density plasma chemical vapor deposition technique. The high density plasma chemical vapor deposition technology may be performed at a high temperature of 650 ℃ or more. The high density plasma chemical vapor deposition technique may be performed in a high density plasma chemical vapor deposition apparatus. While the metal film is formed using the high density plasma chemical vapor deposition technique, the substrate having the plug spacers 21 is constantly at a temperature of 650 ° C. or higher using a heater (not shown) in the high density plasma chemical vapor deposition apparatus. I can keep it. The heater can be adjusted to a temperature of 650 ℃. Source gases are supplied into the high density plasma chemical vapor deposition apparatus through the shower head. The source gases include a source gas, an inert gas, and a reactant gas. The source gas may be TiCl 4 . The inert gas may be helium (He) gas or argon (Ar) gas. The reaction gas may be H 2 gas. The temperature of the shower head for supplying the raw material gases may be maintained at 0 ~ 370 ℃ temperature.

상기 금속막을 갖는 기판에 열처리 공정을 수행하여 상기 콘택홀들(20)의 바닥에 노출된 제 1랜딩패드들(16) 내에 금속 실리사이드막(25)을 형성한다. 상기 금속 실리사이드막(25)은 상기 제 1랜딩패드들(16)의 실리콘 성분과 상기 금속막의 금속 성분이 반응하여 얻을 수 있다. 상기 금속 실리사이드막(25)은, 이와같이 고 온의 플라즈마를 통해 반응을 진행할 경우, 상기 히터의 복사열로 인해 상기 샤워헤드의 표면이 370℃온도로 유지되어 막내 실리콘 함량이 높은 실리콘 리치 금속 실리사이드막(silicon rich metal silicide layer)이 될 수 있다. 상기 실리콘 리치 금속 실리사이드막은 막 내 Cl함량이 비교적 적어 비저항 및 막 특성이 우수하다. 상기 실리콘 리치 금속 실리사이드막은 상기 막 내 Cl함량은 1.5% 이고 비저항값은 120μΩ㎝을 가질 수 있다. 상기 금속 실리사이드막(25)은 실리콘 리치 티타늄 실리사이드막(TiSi2)일 수 있다. 상기 금속 실리사이드막(25)을 형성하는 동안, 상기 플러그 스페이서들(21)은 콘택홀들(20)의 내벽에 실리사이드막이 형성되는 것을 방지하는 베리어 역할을 할 수 있다. 그 다음, 상기 미반응된 금속막을 제거한다. The metal silicide layer 25 is formed in the first landing pads 16 exposed to the bottom of the contact holes 20 by performing a heat treatment process on the substrate having the metal layer. The metal silicide layer 25 may be obtained by reacting a silicon component of the first landing pads 16 with a metal component of the metal layer. When the metal silicide layer 25 is reacted through the plasma at a high temperature, the surface of the shower head is maintained at a temperature of 370 ° C. due to the radiant heat of the heater, so that the silicon rich metal silicide layer having a high silicon content in the membrane ( silicon rich metal silicide layer). The silicon rich metal silicide film has a relatively low Cl content in the film, and thus has excellent resistivity and film properties. The silicon rich metal silicide layer may have a Cl content of 1.5% and a specific resistance of 120 μΩcm. The metal silicide layer 25 may be a silicon rich titanium silicide layer TiSi 2 . While forming the metal silicide layer 25, the plug spacers 21 may act as a barrier to prevent the silicide layer from being formed on the inner walls of the contact holes 20. Then, the unreacted metal film is removed.

이어, 상기 금속 실리사이드막(25)을 갖는 기판 상에 상기 콘택홀들(20)의 내부를 채우는 비트라인 플러그들(23)을 형성한다. 상기 비트라인 플러그들(23)을 갖는 기판 상에 금속막(26) 및 캐핑막(27)의 2중 적층 구조의 비트라인들(28)을 형성한다. 상기 금속막(26)은 텅스텐막으로 형성한다. 상기 캐핑막(27)은 실리콘질화막으로 형성한다. 상기 비트라인들(28)은 상기 비트라인 플러그들(23)를 통하여 상기 제 1랜딩패드들(16)과 전기적으로 연결된다. 상기 비트라인들(28)의 측벽에 비트라인 스페이서들(29)을 형성한다. 상기 비트라인 스페이서들(29)은 실리콘 질화막으로 형성한다. Subsequently, bit line plugs 23 may be formed on the substrate having the metal silicide layer 25 to fill the inside of the contact holes 20. The bit lines 28 having a double stacked structure of the metal layer 26 and the capping layer 27 are formed on the substrate having the bit line plugs 23. The metal film 26 is formed of a tungsten film. The capping film 27 is formed of a silicon nitride film. The bit lines 28 are electrically connected to the first landing pads 16 through the bit line plugs 23. Bit line spacers 29 are formed on sidewalls of the bit lines 28. The bit line spacers 29 may be formed of silicon nitride.

상기 비트라인들(28)을 갖는 반도체기판 상에 상부 층간절연막(31)을 형성한다. 상기 상부 층간절연막(31) 및 상기 중간 층간절연막(19) 내에 상기 제 2랜딩패드들(17)을 노출시키는 스토리지 노드 콘택홀들(33)을 형성한다. 상기 스토리지 노드 콘택홀들(33)은 등방성 식각공정을 이용하여 확장할 수도 있다. 상기 스토리지 노드 콘택홀들(33)을 확장하는 동안, 상기 하부 층간절연막(15)이 부분적으로 리세스될 수도 있다. 상기 스토리지 노드 콘택홀들(33)을 습식 세정하여 상기 스토리지 노드 콘택홀들(33) 내의 식각부산물을 제거한다. 상기 습식 세정은 불산(HF)을 포함한 습식 세정액을 이용할 수 있다. An upper interlayer insulating layer 31 is formed on the semiconductor substrate having the bit lines 28. Storage node contact holes 33 exposing the second landing pads 17 are formed in the upper interlayer insulating layer 31 and the intermediate interlayer insulating layer 19. The storage node contact holes 33 may be extended using an isotropic etching process. While extending the storage node contact holes 33, the lower interlayer insulating layer 15 may be partially recessed. The storage node contact holes 33 are wet-washed to remove etch byproducts in the storage node contact holes 33. The wet cleaning may use a wet cleaning liquid including hydrofluoric acid (HF).

그 다음, 상기 스토리지 노드 콘택홀들(33) 측벽에 절연 스페이서들(35)을 형성한다. 상기 절연 스페이서들(35)은 실리콘질화막으로 형성한다. 상기 스토리지 노드 콘택홀들(33) 내부를 채우는 스토리지 노드 콘택플러그들(37)을 형성한다. 상기 상부 층간절연막(31) 상에 상기 스토리지 노드 콘택플러그들(37)과 연결되는 커패시터의 스토리지 노드들(39)을 형성한다.Next, insulating spacers 35 are formed on sidewalls of the storage node contact holes 33. The insulating spacers 35 are formed of silicon nitride. Storage node contact plugs 37 filling the storage node contact holes 33 are formed. Storage nodes 39 of capacitors connected to the storage node contact plugs 37 are formed on the upper interlayer insulating layer 31.

이와같은 종래기술에 따른 방법에 따르면, 상기 금속 실리사이드막은 650℃ 이상의 고온에서 고밀도 플라즈마 화학기상증착 기술을 이용하여 형성한다. 고온에서 증착된 상기 금속 실리사이드막은 실리콘(silicon) 성분을 다량으로 함유하고 있는 실리콘 리치 금속 실리사이드막(silicon rich metal silicide layer)으로서, 모폴로지(morphology) 특성이 불량하며 상방향 또는 측방향으로 과도하게 성장하게 된다. 그 결과, 도 2에 도시된 바와 같이, 금속 실리사이드막(46)은 상기 하부 층간절연막(15)까지 과도하게 성장하여 상기 제 1랜딩패드들(16)의 측면으로부터 노출될 수도 있다. According to such a method according to the prior art, the metal silicide film is formed using a high density plasma chemical vapor deposition technique at a high temperature of 650 ℃ or more. The metal silicide film deposited at a high temperature is a silicon rich metal silicide layer containing a large amount of silicon, and has poor morphology characteristics and grows excessively upward or laterally. Done. As a result, as shown in FIG. 2, the metal silicide layer 46 may be excessively grown to the lower interlayer dielectric layer 15 and exposed from side surfaces of the first landing pads 16.

이런 경우, 상기 등방성 식각공정을 이용하여 상기 스토리지 노드 콘택홀(33)을 확장하는 동안 그리고 습식 세정하는 동안, 상기 금속 실리사이드막(46)은 상방향 또는 측방향으로 성장된 부위가 부분적으로 식각되어 상기 제 1랜딩패드들(16) 내에 빈공간(47)이 형성된다. 상기 빈공간(47)은 상기 절연 스페이서(35)를 형성하는 동안, 상기 빈공간(47) 내에도 상기 절연 스페이서 형성용 절연막(48)이 증착된다. 따라서, 결과적으로 상기 비트라인 플러그들(23)과 상기 금속 실리사이드막(46) 간의 접촉면적은 상기 빈공간(47)에 채워진 절연막(48)에 의하여 현저하게 감소한다. 이러한 현상은 디바이스가 축소됨에 따른 포토 미스어라인 마진(photo misalign margin) 부족으로 인해 더욱 가중된다. 즉, 콘택홀들(20)이 제 1랜딩패드들(16) 가장자리로 위치하게 되어 금속 실리사이드막(46)이 상기 제 1랜딩패드들(16)을 감싸지 못하고 노출시킬 경우 이러한 빈공간(47) 발생 현상은 더욱 가중된다.In this case, during the expansion of the storage node contact hole 33 and the wet cleaning using the isotropic etching process, the metal silicide layer 46 may be partially etched upwardly or laterally. An empty space 47 is formed in the first landing pads 16. While the empty space 47 forms the insulating spacer 35, an insulating film 48 for forming the insulating spacer is deposited in the empty space 47. As a result, the contact area between the bit line plugs 23 and the metal silicide film 46 is significantly reduced by the insulating film 48 filled in the void 47. This is compounded by the lack of photo misalign margin as the device shrinks. That is, when the contact holes 20 are positioned at the edges of the first landing pads 16 and the metal silicide layer 46 does not surround the first landing pads 16 and exposes the empty spaces 47. The occurrence phenomenon is further aggravated.

한편, 상기 금속 실리사이드막(46)은 제 1랜딩패드들(16) 외에 상기 반도체기판과 직접 접속되는 직접 플러그들(미도시) 내에도 형성할 수 있다. 이런 경우, 상기 제 1랜딩패드들(16) 내에 형성되는 금속 실리사이드막은, 상기 직접 플러그 내에 형성되는 금속 실리사이드막과 비교하여 보면, 모폴로지가 매우 불량하며, 두께도 훨씬 더 두껍게 형성된다.The metal silicide layer 46 may be formed in direct plugs (not shown) directly connected to the semiconductor substrate in addition to the first landing pads 16. In this case, the metal silicide film formed in the first landing pads 16 has a very poor morphology and a much thicker thickness than the metal silicide film formed in the direct plug.

따라서, 금속 실리사이드막의 모폴로지 특성을 개선하여 콘택 특성의 열화를 효과적으로 제어할 수 있는 기술 개발이 필요하다. Therefore, there is a need to develop a technology capable of effectively controlling the deterioration of contact characteristics by improving the morphology characteristics of the metal silicide film.

본 발명이 이루고자 하는 과제는 콘택 특성의 열화를 방지할 수 있는 모폴로 지 특성이 우수한 티타늄 리치 금속 실리사이드막을 갖는 반도체 소자의 제조방법을 제공하려는 것이다.An object of the present invention is to provide a method for manufacturing a semiconductor device having a titanium rich metal silicide film having excellent morphology characteristics that can prevent deterioration of contact properties.

상기 과제를 해결하고자, 본 발명은 금속 실리사이드막을 갖는 반도체 소자의 제조방법을 제공한다. 상기 반도체기판 상에 하부 층간절연막을 형성한다. 상기 하부 층간절연막을 관통하여 상기 반도체기판에 접촉되는 랜딩패드를 형성한다. 상기 랜딩패드를 갖는 기판 상에 중간 층간절연막을 형성한다. 상기 중간 층간절연막내에 상기 랜딩패드를 노출시키는 콘택홀을 형성한다. 상기 노출된 랜딩패드 내에 선택적으로 티타늄 리치 금속실리사이드막(Ti rich metal silicide layer)을 형성한다. To solve the above problems, the present invention provides a method of manufacturing a semiconductor device having a metal silicide film. A lower interlayer insulating film is formed on the semiconductor substrate. A landing pad may be formed through the lower interlayer insulating layer to contact the semiconductor substrate. An intermediate interlayer insulating film is formed on the substrate having the landing pad. A contact hole for exposing the landing pad is formed in the intermediate interlayer insulating film. A titanium rich metal silicide layer is optionally formed in the exposed landing pads.

상기 티타늄 리치 금속 실리사이드막을 형성하는 것은 고밀도 플라즈마 화학기상증착 공정을 이용하여 상기 콘택홀을 갖는 반도체 기판 상에 티타늄막(Ti layer)을 형성하고, 상기 결과물에 열처리를 실시하는 것을 더 포함한다.The forming of the titanium rich metal silicide layer may further include forming a titanium layer on the semiconductor substrate having the contact hole by using a high density plasma chemical vapor deposition process and performing heat treatment on the resultant.

상기 티타늄막을 형성하는 것은 고밀도 플라스마 화학기상증착 반응기 내의 기판지지대에 상기 콘택홀을 갖는 기판을 올려놓고, 상기 고밀도 플라즈마 화학기상증착 반응기에 원료가스들을 공급하며, 상기 고밀도 플라즈마 화학기상증착 반응기 내의 샤워헤드의 온도를 420~430℃로 조절하고, 상기 기판의 온도를 500~550℃로 조절하는 것이 바람직하다.The titanium film may be formed by placing a substrate having the contact hole on a substrate support in a high density plasma chemical vapor deposition reactor, supplying source gases to the high density plasma chemical vapor deposition reactor, and a showerhead in the high density plasma chemical vapor deposition reactor. It is preferable to adjust the temperature of the substrate to 420 ~ 430 ℃, and to adjust the temperature of the substrate to 500 ~ 550 ℃.

상기 열처리를 수행한 후, 미반응된 상기 티타늄막을 제거하는 것을 더 포함한다. After performing the heat treatment, the method further includes removing the unreacted titanium film.

상기 반도체기판의 온도를 조절하는 것은 기판지지대의 하부에 설치된 히터에 전원을 공급하여 수행하는 것이 바람직하다.Controlling the temperature of the semiconductor substrate is preferably performed by supplying power to a heater installed under the substrate support.

상기 히터는 350~550℃온도를 유지하는 것이 바람직하다.The heater is preferably maintained at 350 ~ 550 ℃ temperature.

상기 샤워헤드의 온도를 조절하는 것은 샤워헤드의 외곽에 설치된 에어순환부에 에어를 공급하여 수행하는 것이 바람직하다.Adjusting the temperature of the shower head is preferably carried out by supplying air to the air circulation unit provided on the outside of the shower head.

상기 콘택홀을 형성한 후, 상기 콘택홀의 측벽에 플러그 스페이서를 형성하는 것을 더 포함한다.After forming the contact hole, the method may further include forming a plug spacer on the sidewall of the contact hole.

상기 플러그 스페이서는 상기 중간 층간절연막에 대하여 식각선택비를 갖는 물질로 형성하는 것이 바람직하다.The plug spacer is preferably formed of a material having an etching selectivity with respect to the intermediate interlayer insulating film.

상기 플러그 스페이서는 실리콘질화막으로 형성하는 것이 바람직하다.The plug spacer is preferably formed of a silicon nitride film.

상기 티타늄 리치 금속 실리사이드막을 갖는 기판 상에 상기 콘택홀을 채우는 비트라인 플러그를 형성하고, 상기 비트라인 플러그와 접속되는 비트라인을 형성하고, 상기 비트라인을 갖는 기판 상에 상부 층간절연막을 형성하고, 상기 상부 층간절연막 및 상기 중간 층간절연막 내에 스토리지 노드 콘택홀을 형성하는 것을 더 포함한다.Forming a bit line plug filling the contact hole on the substrate having the titanium rich metal silicide layer, forming a bit line connected to the bit line plug, and forming an upper interlayer insulating layer on the substrate having the bit line, The method may further include forming a storage node contact hole in the upper interlayer insulating layer and the intermediate interlayer insulating layer.

(실시예)(Example)

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되어지는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein and may be embodied in other forms. Rather, the embodiments introduced herein are provided to ensure that the disclosed contents are thorough and complete, and that the spirit of the present invention to those skilled in the art will fully convey. In the drawings, the thicknesses of layers and regions are exaggerated for clarity. In addition, where a layer is said to be "on" another layer or substrate, it may be formed directly on the other layer or substrate, or a third layer may be interposed therebetween.

도 3a 내지 도 3e는 본 발명의 바람직한 실시예에 따른 금속 실리사이드막을 갖는 반도체소자의 제조방법을 설명하기 위한 공정별 단면도이다. 또한, 도 4는 본 발명의 실시 예에 사용되는 고밀도 플라스마 화학기상증착(high density plasma chemical vapor deposition) 장치를 보여주는 개략도이다.3A to 3E are cross-sectional views illustrating processes of manufacturing a semiconductor device having a metal silicide film according to a preferred embodiment of the present invention. 4 is a schematic view showing a high density plasma chemical vapor deposition apparatus used in an embodiment of the present invention.

도 3a 내지 도 4를 참고로 하여 본 발명의 바람직한 실시예에 따른 금속실리사이드막을 갖는 반도체소자의 제조방법을 설명하기로 한다. A method of manufacturing a semiconductor device having a metal silicide film according to a preferred embodiment of the present invention will be described with reference to FIGS. 3A to 4.

도 3a에 도시된 바와 같이, 실리콘 등의 반도체 기판(51) 내에 활성영역(52)을 한정하는 소자분리막들(53)을 형성한다. 상기 소자분리막들(53)을 갖는 기판 전면 상에 하부 층간절연막(55)을 형성한다. 상기 하부 층간절연막(55)을 관통하여 상기 활성영역(52)을 덮는 제 1랜딩패드들(56) 및 제 2랜딩패드들(57)을 형성한다. 상기 제 1랜딩패드들(56)은 후속 공정을 통해 비트라인들과 연결되며, 상기 제 2랜딩패드들(57)은 후속 공정을 통해 커패시터의 스토리지 노드들과 연결된다. 상기 제 1및 제 2랜딩패드들(56)(57)은 폴리실리콘막으로 형성할 수 있다. As shown in FIG. 3A, device isolation layers 53 defining active regions 52 are formed in a semiconductor substrate 51 such as silicon. The lower interlayer insulating layer 55 is formed on the entire surface of the substrate having the device isolation layers 53. First landing pads 56 and second landing pads 57 are formed to penetrate the lower interlayer insulating layer 55 to cover the active region 52. The first landing pads 56 are connected to bit lines through a subsequent process, and the second landing pads 57 are connected to storage nodes of a capacitor through a subsequent process. The first and second landing pads 56 and 57 may be formed of a polysilicon film.

도 3b에 도시된 바와 같이, 상기 제 1및 제 2랜딩패드들(56)(57)을 갖는 기판 상에 중간 층간절연막(59)을 형성한다. 상기 중간 층간절연막(59) 내에 상기 제 1랜딩패드들(56)을 노출시키는 콘택홀들(60)을 형성한다. 상기 콘택홀들(60)을 형성하는 동안, 상기 1랜딩패드들(56)이 부분적으로 리세스(recess)될 수도 있다. 상 기 콘택홀들(60)의 측벽에 플러그 스페이서들(61)을 형성한다. 상기 플러그 스페이서들(61)은 상기 중간 층간절연막(59)에 대해 식각선택비를 갖는 물질막을 이용하여 형성할 수 있다. 상기 물질막은 실리콘 질화막으로 형성할 수 있다. As shown in FIG. 3B, an intermediate interlayer insulating film 59 is formed on a substrate having the first and second landing pads 56 and 57. Contact holes 60 are formed in the intermediate interlayer insulating layer 59 to expose the first landing pads 56. While the contact holes 60 are formed, the first landing pads 56 may be partially recessed. Plug spacers 61 are formed on sidewalls of the contact holes 60. The plug spacers 61 may be formed using a material film having an etch selectivity with respect to the intermediate interlayer insulating film 59. The material film may be formed of a silicon nitride film.

상기 플러그 스페이서들(61)을 갖는 기판 상에 금속막을 형성한다. 상기 금속막은 티타늄막(Ti layer)으로 형성한다. 상기 금속막은 고밀도 플라즈마 화학기상증착 기술을 이용할 수 있다. 상기 고밀도 플라즈마 화학기상증착 기술은 고밀도 플라즈마 화학기상증착 장치 내에 수행할 수 있다. 상기 고밀도 플라즈마 화학기상증착 기술은 500~550℃ 온도에서 수행할 수 있다.A metal film is formed on the substrate having the plug spacers 61. The metal layer is formed of a titanium layer. The metal film may use a high density plasma chemical vapor deposition technique. The high density plasma chemical vapor deposition technique may be performed in a high density plasma chemical vapor deposition apparatus. The high density plasma chemical vapor deposition technique may be performed at a temperature of 500 ~ 550 ℃.

도 4에 도시된 바와 같이, 상기 고밀도 플라즈마 화학기상증착 장치는, 증착 챔버(deposition chamber;81), 기판지지대(substrate support;83), 히터(85), 샤워헤드(91) 및 가스배관(95)을 구비한다.As shown in FIG. 4, the high density plasma chemical vapor deposition apparatus includes a deposition chamber 81, a substrate support 83, a heater 85, a showerhead 91, and a gas pipe 95. ).

상기 기판지지대(83)는 상기 증착챔버(81)의 내부에 장착된다. 상기 기판지지대(83)는 상기 반도체기판을 고정해주는 역할을 할 수 있다. 상기 기판지지대(83)는 ESC(electro static chuck)를 사용할 수 있다. 상기 히터(85)는 상기 기판지지대(83) 내부에 매립되도록 설치되어 상기 기판지지대(83) 상에 배치된 반도체기판의 온도를 적정하게 조절해 준다. The substrate support 83 is mounted inside the deposition chamber 81. The substrate support 83 may serve to fix the semiconductor substrate. The substrate support 83 may use an electro static chuck (ESC). The heater 85 is installed to be embedded in the substrate support 83 to appropriately control the temperature of the semiconductor substrate disposed on the substrate support 83.

상기 샤워헤드(91)는 상기 증착챔버(81) 내의 상부면에 배치되며, 상부전극으로서의 기능을 한다. 상기 샤워헤드(91)와 상기 기판지지대(83) 사이에는 플라즈마 처리공간(S)이 마련된다. 상기 샤워헤드(91)는 다양한 원료가스를 상기 플라즈마 처리공간(S) 내로 제공한다. 상기 샤워헤드(91)의 하부면 상에는 상기 원료가스를 주입하기 위한 다수의 주입구(92)가 형성된다. 상기 샤워헤드(91) 내부에는 다수의 확산구(diffusion hole)(94)을 갖는 확산판(93)이 마련되어 상기 원료가스들을 확산시킨다. 상기 가스배관(95)은 상기 샤워헤드(91)의 상부에 마련되어 상기 원료가스 공급라인(미도시)과 접속된다.The shower head 91 is disposed on an upper surface of the deposition chamber 81 and functions as an upper electrode. A plasma processing space S is provided between the shower head 91 and the substrate support 83. The shower head 91 provides various source gases into the plasma processing space S. A plurality of inlets 92 for injecting the raw material gas are formed on the lower surface of the shower head 91. A diffusion plate 93 having a plurality of diffusion holes 94 is provided in the shower head 91 to diffuse the source gases. The gas pipe 95 is provided on the shower head 91 and connected to the source gas supply line (not shown).

상기 고밀도 플라스마 화학기상증착기술을 이용하여 상기 금속막을 형성하는 공정은 상기 기판지지대(83)에 상기 플러그 스페이서들(61)을 갖는 반도체기판(51)을 제공하는 것을 포함할 수 있다. 상기 가스배관(95) 및 샤워헤드(91)를 통하여 상기 증착챔버(81)에 원료 가스들, 즉 소스 가스(source gas), 불활성 가스, 및 반응 가스를 공급할 수 있다. 상기 소스 가스(source gas)는 TiCl4 일 수 있다. 상기 불활성 가스는 헬륨(He) 가스 또는 아르곤(Ar) 가스일 수 있다. 상기 반응 가스는 H2가스일 수 있다. The process of forming the metal film using the high density plasma chemical vapor deposition technique may include providing a semiconductor substrate 51 having the plug spacers 61 to the substrate support 83. Source gases, that is, source gas, inert gas, and reactant gas may be supplied to the deposition chamber 81 through the gas pipe 95 and the shower head 91. The source gas may be TiCl 4 . The inert gas may be helium (He) gas or argon (Ar) gas. The reaction gas may be H 2 gas.

상기 원료가스들 중 소스 가스인 TiCl4를 효과적으로 분해하기 위해 원료가스들을 공급하는 샤워헤드(91)의 온도를 일정 온도 이상으로 유지해 줄 필요가 있다. 상기 샤워헤드(91)는 420℃ 내지 430℃ 온도로 조절해 주는 것이 바람직하다. 이때, 상기 샤워헤드(91)의 온도를 조절하는 것은 샤워헤드(91)의 외곽에 설치된 에어순환부(97)에 에어를 공급하여 수행하는 것이 바람직하다. 또한, 상기 에어순환부(97)의 에어 공급을 통해 공정 진행 중에 발생되는 상기 샤워헤드(91)의 오링(미도시) 열화를 방지할 수 있다. 또한, 상기 플러그 스페이서들(61)을 갖는 반도체기판(51)의 온도는 500℃ 내지 550℃로 유지하여 반응에너지를 낮추는 것이 바람직하다. 상기 반도체기판(51)의 온도는 히터(85)를 통해 적정하게 조절한다. 상기 히터(85)는 350~550℃온도를 유지한다. 한편, 도 4에서 미설명된 도면부호 98은 플라스마 파워 공급 장치를 나타낸 것이고, 도면부호 99는 바이어스 파워 공급장치를 나타낸 것이다. 또한, 미설명된 도면부호 89는 배기관을 나타낸 것이다.In order to effectively decompose TiCl 4 , the source gas among the source gases, it is necessary to maintain the temperature of the showerhead 91 supplying the source gases at a predetermined temperature or more. The shower head 91 is preferably adjusted to a temperature of 420 ℃ to 430 ℃. In this case, the temperature of the shower head 91 may be controlled by supplying air to the air circulation unit 97 installed at the outside of the shower head 91. In addition, it is possible to prevent the deterioration of the O-ring (not shown) of the shower head 91 generated during the process through the air supply of the air circulation 97. In addition, the temperature of the semiconductor substrate 51 having the plug spacers 61 is preferably maintained at 500 ° C to 550 ° C to lower the reaction energy. The temperature of the semiconductor substrate 51 is appropriately adjusted through the heater 85. The heater 85 maintains a temperature of 350 ~ 550 ℃. Meanwhile, reference numeral 98 not described in FIG. 4 denotes a plasma power supply device, and reference numeral 99 denotes a bias power supply device. Also, unexplained reference numeral 89 denotes an exhaust pipe.

상술한 고밀도 플라스마 화학기상증착기술을 통해, 상기 금속막은 50∼1000Å두께, 바람직하게는, 70Å두께로 형성할 수 있다. 상기 금속막을 갖는 반도체기판(51)에 열처리 공정을 수행하여 상기 콘택홀들(60)의 바닥에 노출된 제 1랜딩패드들(56) 내에 선택적으로 금속 실리사이드막(65)을 형성한다. 상기 금속 실리사이드막(65)은 상기 제 1랜딩패드들(56)의 실리콘 성분과 상기 금속막의 금속 성분을 반응시켜 얻을 수 있다. 이와같이 반도체기판(51)의 온도를 기존보다 낮은 500℃ 내지 550℃의 온도로 조절하고, 상기 샤워헤드(91)의 온도를 420~430℃로 조절하고, 히터(85)의 온도를 350~550℃로 조절하는 조건 하에서 고밀도 플라즈마 반응을 진행할 경우, 상기 금속 실리사이드막(65)은 막내 티타늄 함량이 실리콘 함량에 비해 높은 티타늄 리치 금속 실리사이드막(Ti rich metal silicide layer), 즉 티타늄 리치 티타늄 실리사이드막(TiSi2)일 수 있다. Through the high-density plasma chemical vapor deposition technique described above, the metal film can be formed to have a thickness of 50 to 1000 GPa, preferably 70 GPa. A heat treatment process is performed on the semiconductor substrate 51 having the metal layer to selectively form the metal silicide layer 65 in the first landing pads 56 exposed at the bottom of the contact holes 60. The metal silicide layer 65 may be obtained by reacting a silicon component of the first landing pads 56 with a metal component of the metal layer. As such, the temperature of the semiconductor substrate 51 is adjusted to a temperature of 500 ° C. to 550 ° C. lower than the conventional one, the temperature of the shower head 91 is adjusted to 420 to 430 ° C., and the temperature of the heater 85 is 350 to 550. When the high-density plasma reaction is performed under the condition of controlling to ℃, the metal silicide film 65 is a titanium rich metal silicide layer (Ti rich metal silicide layer), that is, a titanium rich titanium silicide film ( TiSi 2 ).

상기 고밀도 플라즈마 화학기상증착 공정에 의해 형성된 티타늄 리치 금속 실리사이드막은 막내 1.5%의 Cl함량 및 비저항바값은 120μΩ㎝으로 기존과 동일하나, 기존보다 모폴로지가 우수한 특성을 나타낸다. 즉, 상기 티타늄 리치 금속 실리사이드막은 실리콘의 측방향으로 과잉 성장을 억제시켜 그레인(grain) 크기를 작 게 유지하면서 성장을 하기 때문에 모폴로지 특성이 크게 개선된다. 따라서, 상기 티타늄 리치 금속 실리사이드막은 균일한 두께로 형성할 수 있다. The titanium rich metal silicide film formed by the high-density plasma chemical vapor deposition process has a 1.5% Cl content and a resistivity bar value of 120 μΩcm in the film, which is the same as the conventional one, but exhibits better morphology than the conventional one. That is, since the titanium rich metal silicide film grows while suppressing excessive growth in the lateral direction of silicon and maintaining a small grain size, morphology characteristics are greatly improved. Therefore, the titanium rich metal silicide layer may be formed to have a uniform thickness.

한편, 상기 금속 실리사이드막(65)을 형성하는 동안, 상기 플러그 스페이서들(61)은 상기 콘택홀들(60)의 내벽에 금속 실리사이드막이 형성되는 것을 방지하는 베리어 역할을 할 수 있다.Meanwhile, while forming the metal silicide layer 65, the plug spacers 61 may act as a barrier to prevent the metal silicide layer from being formed on the inner walls of the contact holes 60.

이어, 상기 미반응된 금속막을 제거한다. 상기 금속 실리사이드막(65)을 갖는 기판 상에 상기 콘택홀들(60)의 내부를 채우는 비트라인 플러그들(63)을 형성한다. 상기 비트라인 플러그들(63)은 상기 제 1랜딩패드들(56) 내에 형성될 수 있다.Next, the unreacted metal film is removed. Bit line plugs 63 filling the inside of the contact holes 60 are formed on the substrate having the metal silicide layer 65. The bit line plugs 63 may be formed in the first landing pads 56.

도 3c에 도시된 바와 같이, 상기 비트라인 플러그들(63)을 갖는 반도체 기판 상에 금속막(66) 및 캐핑막(67)의 2중 적층 구조의 비트라인들(68)을 형성한다. 상기 금속막(66)은 텅스텐막으로 형성한다. 상기 캐핑막(67)은 실리콘질화막으로 형성한다. 상기 비트라인들(68)은 상기 비트라인 플러그들(63)를 통하여 상기 제 1랜딩패드들(56)과 전기적으로 연결된다. 상기 비트라인들(68)의 측벽에 비트라인 스페이서들(69)을 형성한다. 상기 비트라인 스페이서들(69)은 실리콘 질화막으로 형성한다. As illustrated in FIG. 3C, bit lines 68 having a double stacked structure of the metal layer 66 and the capping layer 67 are formed on the semiconductor substrate having the bit line plugs 63. The metal film 66 is formed of a tungsten film. The capping film 67 is formed of a silicon nitride film. The bit lines 68 are electrically connected to the first landing pads 56 through the bit line plugs 63. Bit line spacers 69 are formed on sidewalls of the bit lines 68. The bit line spacers 69 are formed of a silicon nitride film.

도 3d에 도시된 바와 같이, 상기 비트라인 스페이서들(69)을 갖는 반도체기판 상에 상부 층간절연막(71)을 형성한다. 상기 상부 층간절연막(71) 및 상기 중간 층간절연막(59) 내에 상기 제 2랜딩패드들(57)을 노출시키는 스토리지 노드 콘택홀들(73)을 형성한다. 등방성 식각공정을 이용하여 상기 스토리지 노드 콘택홀들(73)을 확장할 수 있다. 상기 스토리지 노드 콘택홀들(73)을 확장하는 동안, 상기 하부 층간절연막(55)이 부분적으로 식각되어 아래로 리세스될 수 있다. 이어, 상기 스토리지 노드 콘택홀들(73)을 습식 세정하여 상기 스토리지 노드 콘택홀들(73) 내의 식각부산물을 제거한다. 상기 습식세정은 불산(HF)을 포함한 습식 세정액을 이용할 수 있다.As shown in FIG. 3D, an upper interlayer insulating layer 71 is formed on the semiconductor substrate having the bit line spacers 69. Storage node contact holes 73 exposing the second landing pads 57 are formed in the upper interlayer insulating layer 71 and the intermediate interlayer insulating layer 59. The storage node contact holes 73 may be extended using an isotropic etching process. While the storage node contact holes 73 are extended, the lower interlayer insulating layer 55 may be partially etched and recessed downward. Subsequently, the storage node contact holes 73 are wet-washed to remove etch byproducts in the storage node contact holes 73. The wet cleaning may use a wet cleaning liquid including hydrofluoric acid (HF).

도 3e에 도시된 바와 같이, 상기 스토리지 노드 콘택홀들(73) 측벽에 절연 스페이서(75)를 형성한다. 상기 절연 스페이서(75)는 실리콘질화막으로 형성한다. 상기 스토리지 노드 콘택홀들(73) 내부를 채우는 스토리지 노드 콘택플러그들(77)을 형성한다. 상기 상부 층간절연막(71) 상에 상기 스토리지 노드 콘택플러그들(77)과 각각 접속되는 커패시터의 스토리지 노드(79)를 형성한다.As shown in FIG. 3E, insulating spacers 75 are formed on sidewalls of the storage node contact holes 73. The insulating spacer 75 is formed of a silicon nitride film. Storage node contact plugs 77 filling the storage node contact holes 73 are formed. A storage node 79 of a capacitor connected to the storage node contact plugs 77 is formed on the upper interlayer insulating layer 71.

한편, 본 발명에 따른 금속 실리사이드막(65)은 제 1랜딩패드들(56) 외에 상기 반도체기판과 직접 접속되는 직접 플러그들(미도시) 내에도 형성할 수 있다. 이런 경우, 상기 제 1랜딩패드들(56) 내에 형성되는 금속 실리사이드막(65) 및 상기 직접 플러그 내에 형성되는 금속 실리사이드막은 기존과 비교하여 안정적인 모폴로지 특성을 가지며, 비교적 균일한 막두께를 얻을 수 있다. Meanwhile, the metal silicide layer 65 according to the present invention may be formed in direct plugs (not shown) directly connected to the semiconductor substrate in addition to the first landing pads 56. In this case, the metal silicide layer 65 formed in the first landing pads 56 and the metal silicide layer formed in the direct plug have a stable morphology characteristic and a relatively uniform film thickness as compared with the conventional one. .

본 발명에 따르면, 모폴로지가 우수하면서 막내 티타늄 함량이 많은 티타늄 리치 금속 실리사이드막을 형성한다. 상기 티타늄 리치 금속 실리사이드막은, 기존의 실리콘 리치 금속 실리사이드막과 비교하여 막 내 과도한 실리콘 반응을 억제하여 제 1랜딩패드들 측방향 및 상방향으로 과도하게 성장하는 것을 방지할 수 있다. 이에 따라, 스토리지 노드 콘택홀들을 확장하는 동안 그리고 습식 세정하는 동안 상기 금속 실리사이드막은 안전하게 보호될 수 있다. According to the present invention, a titanium rich metal silicide film having excellent morphology and high titanium content in the film is formed. The titanium rich metal silicide layer may prevent excessive growth of the first landing pads laterally and upwardly by inhibiting excessive silicon reaction in the film, as compared with the conventional silicon rich metal silicide layer. Accordingly, the metal silicide layer can be safely protected during expansion of the storage node contact holes and during wet cleaning.

Claims (12)

상기 반도체기판 상에 하부 층간절연막을 형성하고,Forming a lower interlayer insulating film on the semiconductor substrate; 상기 하부 층간절연막을 관통하여 상기 반도체기판에 접촉되는 랜딩패드를 형성하고,Forming a landing pad penetrating the lower interlayer insulating layer and contacting the semiconductor substrate; 상기 랜딩패드를 갖는 기판 상에 중간 층간절연막을 형성하고,An intermediate interlayer insulating film is formed on the substrate having the landing pad, 상기 중간 층간절연막 내에 상기 랜딩패드를 노출시키는 콘택홀을 형성하고, Forming a contact hole in the intermediate interlayer insulating film to expose the landing pad, 상기 노출된 랜딩패드 내에 티타늄 리치 금속 실리사이드막(Ti rich metal silicide layer)을 형성하는 것을 포함하는 반도체 소자의 제조방법.And forming a titanium rich metal silicide layer in the exposed landing pads. 제 1항에 있어서, 상기 티타늄 리치 금속 실리사이드막을 형성하는 것은The method of claim 1, wherein forming the titanium rich metal silicide film 고밀도 플라즈마 화학기상증착 공정을 이용하여 상기 콘택홀을 가진 반도체기판 상에 티타늄막(Ti layer)을 형성하고, A titanium layer is formed on the semiconductor substrate having the contact hole by using a high density plasma chemical vapor deposition process. 상기 결과물에 열처리를 실시하는 것을 더 포함하는 반도체 소자의 제조방법.The method of manufacturing a semiconductor device further comprising performing a heat treatment on the resultant. 제 2항에 있어서, 상기 티타늄막을 형성하는 것은 The method of claim 2, wherein forming the titanium film 고밀도 플라스마 화학기상증착 반응기 내의 기판지지대에 상기 콘택홀을 갖는 반도체 기판을 올려놓고,Placing a semiconductor substrate having the contact hole on a substrate support in the high density plasma chemical vapor deposition reactor, 상기 고밀도 플라즈마 화학기상증착 반응기에 소스 가스(source gas), 불활성 가스, 및 반응 가스를 공급하며, 상기 고밀도 플라즈마 화학기상증착 반응기 내의 샤워헤드의 온도를 420~430℃로 조절하고, 상기 기판의 온도를 500~550℃로 조절하는 것을 특징으로 하는 반도체 소자의 제조방법.Source gas, inert gas, and reaction gas are supplied to the high density plasma chemical vapor deposition reactor, and the temperature of the showerhead in the high density plasma chemical vapor deposition reactor is adjusted to 420 to 430 ° C., and the temperature of the substrate Method of manufacturing a semiconductor device, characterized in that to adjust to 500 ~ 550 ° C. 제 2항에 있어서, 상기 열처리를 수행한 후,The method of claim 2, wherein after performing the heat treatment, 미반응된 상기 티타늄막을 제거하는 것을 더 포함하는 반도체 소자의 제조방법.And removing the unreacted titanium film. 제 3항에 있어서, 상기 반도체기판의 온도를 조절하는 것은 기판지지대의 하부에 설치된 히터에 전원을 공급하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.The method of claim 3, wherein controlling the temperature of the semiconductor substrate is performed by supplying power to a heater installed under the substrate support. 제 5항에 있어서, 상기 히터의 온도는 350~550℃로 조절하는 것을 특징으로 하는 반도체 소자의 제조방법.The method of claim 5, wherein the temperature of the heater is controlled to 350 to 550 ° C. 7. 제 3항에 있어서, 상기 샤워헤드의 온도를 조절하는 것은 샤워헤드의 외곽에 설치된 에어순환부에 에어를 공급하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.The method of claim 3, wherein the adjusting of the temperature of the shower head is performed by supplying air to an air circulation unit provided at an outside of the shower head. 제 3항에 있어서, 상기 소스 가스는 TiCl4이고, 상기 불활성가스는 Ar이고, 상기 반응가스는 H2인 것을 특징으로 하는 반도체 소자의 제조방법. The method of claim 3, wherein the source gas is TiCl 4 , the inert gas is Ar, and the reaction gas is H 2 . 제 1항에 있어서, 상기 콘택홀을 형성한 후,The method of claim 1, wherein after forming the contact hole, 상기 콘택홀의 측벽에 플러그 스페이서를 형성하는 것을 더 포함하는 반도체 소자의 제조방법.And forming plug spacers on sidewalls of the contact holes. 제 9항에 있어서, 상기 플러그 스페이서는 상기 중간 층간절연막에 대하여 식각선택비를 갖는 물질로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법. The method of claim 9, wherein the plug spacer is formed of a material having an etch selectivity with respect to the intermediate interlayer insulating layer. 제 9항에 있어서, 상기 플러그 스페이서는 실리콘질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.10. The method of claim 9, wherein the plug spacer is formed of a silicon nitride film. 제 1항에 있어서, The method of claim 1, 상기 티타늄 리치 금속 실리사이드막을 갖는 기판 상에 상기 콘택홀을 채우는 비트라인 플러그를 형성하고, Forming a bit line plug filling the contact hole on the substrate having the titanium rich metal silicide layer, 상기 비트라인 플러그와 접속되는 비트라인을 형성하고,Forming a bit line connected to the bit line plug, 상기 비트라인을 갖는 기판 상에 상부 층간절연막을 형성하고,Forming an upper interlayer insulating film on the substrate having the bit lines; 상기 상부 층간절연막 및 상기 중간 층간절연막 내에 스토리지 노드 콘택홀을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법. And forming storage node contact holes in the upper interlayer insulating layer and the intermediate interlayer insulating layer.
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000133617A (en) * 1998-10-23 2000-05-12 Oki Electric Ind Co Ltd TiSi2 LAYER FORMATION AND MANUFACTURE OF SEMICONDUCTOR DEVICE PROVIDED WITH THE LAYER
KR20030054229A (en) * 2001-12-24 2003-07-02 주식회사 하이닉스반도체 Method for forming metal line of semiconductor device
KR20050010219A (en) * 2003-07-18 2005-01-27 주식회사 하이닉스반도체 Method of forming interconnection line for semiconductor device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000133617A (en) * 1998-10-23 2000-05-12 Oki Electric Ind Co Ltd TiSi2 LAYER FORMATION AND MANUFACTURE OF SEMICONDUCTOR DEVICE PROVIDED WITH THE LAYER
KR20030054229A (en) * 2001-12-24 2003-07-02 주식회사 하이닉스반도체 Method for forming metal line of semiconductor device
KR20050010219A (en) * 2003-07-18 2005-01-27 주식회사 하이닉스반도체 Method of forming interconnection line for semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7728375B2 (en) 2007-07-23 2010-06-01 Samsung Electronics Co., Ltd. Semiconductor memory device and method of forming the same

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