KR100697370B1 - Method for thin film transistor by utilizing plasma etching - Google Patents
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Abstract
본 발명은 플라즈마 에칭을 이용한 박막 트랜지스터 어레이 제조방법에 관한 것으로, 기판상에 픽셀 전극 도전막을 형성하는 단계, 상기 픽셀 전극 도전막 상에 게이트 라인 도전막을 형성하는 단계; 상기 게이트 라인 도전막을 먼저 패터닝하여 상기 픽셀 전극 도전막 상에 게이트 라인을 형성하는 단계; 플라즈마를 이용하여 상기 픽셀 전극 도전막을 패터닝하여 제1 픽셀 전극 및 평면에서 보았을 때 상기 게이트 라인과 동일한 형상으로 상기 게이트 라인 하부에 배치된 도전성 중첩부를 형성하는 단계; 상기 게이트 라인으로부터 돌출된 게이트 전극의 상부에 액티브 층을 형성하는 단계; 상기 액티브층에 전기적으로 연결된 데이터 라인을 형성 및 상기 액티브층 및 상기 제1 픽셀 전극에 연결된 드레인 전극을 형성하는 단계; 및 상기 제1 픽셀 전극과 절연된 빗 형상의 제2 픽셀 전극을 형성하는 단계를 포함하는 플라즈마 에칭을 이용한 박막 트랜지스터 어레이 제조방법을 제공한다. The present invention relates to a method of manufacturing a thin film transistor array using plasma etching, the method comprising: forming a pixel electrode conductive film on a substrate, and forming a gate line conductive film on the pixel electrode conductive film; First patterning the gate line conductive layer to form a gate line on the pixel electrode conductive layer; Patterning the pixel electrode conductive layer using plasma to form a conductive overlapping portion disposed under the gate line in the same shape as the gate line when viewed from a first pixel electrode and in a plane; Forming an active layer on top of the gate electrode protruding from the gate line; Forming a data line electrically connected to the active layer and forming a drain electrode connected to the active layer and the first pixel electrode; And forming a comb-shaped second pixel electrode insulated from the first pixel electrode.
본 발명을 적용하면, 게이트 라인 하부에 안정적인 도전성 중첩부를 형성하여 게이트 라인의 오픈 불량을 감소시킬 수 있다.According to the present invention, a stable conductive overlapping portion can be formed under the gate line, thereby reducing open defects in the gate line.
Description
도 1은 픽셀 전극 도전막 및 게이트 라인 도전막의 증착상태를 나타내는 도면, 1 is a view showing a deposition state of a pixel electrode conductive film and a gate line conductive film ;
도 2는 게이트 라인의 형성상태를 도시한 도면, 2 is a view showing a state in which a gate line is formed;
도 3은 제 1 픽셀 전극의 에칭상태를 도시한 도면, 3 is a view showing an etching state of a first pixel electrode;
도 4는 액티브 레이어와 데이터 라인의 형성상태를 도시한 도면, 4 is a view showing a state in which an active layer and a data line are formed;
도 5는 비아 홀의 천공상태를 도시한 도면, 5 is a view showing a perforated state of a via hole;
도 6은 제 2 픽셀 전극의 에칭상태를 도시한 도면이다.6 is a diagram illustrating an etching state of a second pixel electrode.
*도면의 주요부분에 대한 부호의 설명** Explanation of symbols for main parts of drawings *
2:제1 픽셀 전극 예정영역 4:게이트 라인 예정영역 2: first pixel electrode predetermined region 4: gate line predetermined region
6:게이트라인, 8:제 1픽셀전극,6: gate line, 8: first pixel electrode,
10:액티브레이어, 12:데이터라인,10: active layer, 12: data line,
14:드레인, 16:비아홀,14: Drain, 16: Via Hole,
18:제 2픽셀전극.18: second pixel electrode.
본 발명은 플라즈마 에칭을 이용한 박막 트랜지스터 어레이 제조방법에 관한 것으로, 보다 상세하게 FFS 모드에서 픽셀 전극을 플라즈마 에칭함으로써 우수한 선택도 및 리던던시(redundancy)를 확보하기 위한 플라즈마 에칭을 이용한 박막 트랜지스터 어레이 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a thin film transistor array using plasma etching, and more particularly, to a method of manufacturing a thin film transistor array using plasma etching to ensure excellent selectivity and redundancy by plasma etching a pixel electrode in an FFS mode. It is about.
주지된 바와 같이, 종래의 박막 액정 디스플레이(LCD; Liquid Crystal Display)는 휴대형 단말기기의 정보 표시창, 노트북 PC의 화면표시기, 랩탑 컴퓨터의 모니터 등의 정보표시장치로 사용되고 있다. 특히, 액정 디스플레이는 기존의 브라운관형 모니터(CRT)를 대체할 수 있는 디스플레이장치로 산업상 그 활용도는 매우 높다. As is well known, a conventional liquid crystal display (LCD) is used as an information display device such as an information display window of a portable terminal device, a screen display of a notebook PC, a monitor of a laptop computer, and the like. In particular, the liquid crystal display is a display device that can replace the conventional CRT monitor, the industrial use is very high.
현재 FFS(Fringe Field Switching) 모드의 박막 트랜지스터 어레이 제작시 제 1 픽셀전극과 제 2 픽셀 전극에 식각공정을 적용하고 있다. 하지만, 에천트(Etchant)의 금속과 픽셀 전극에 대한 낮은 선택도로 인해 상당량의 오픈 디펙트(Open defect) 등이 발생되고 있다. Currently, an etching process is applied to a first pixel electrode and a second pixel electrode when fabricating a thin film transistor array in an FFS (Fringe Field Switching) mode. However, due to the low selectivity of the etchant metal and pixel electrodes, a large amount of open defects are generated.
게이트 패터닝 불량 등으로 게이트 오픈이 발생되었을 경우에는 리던던시(recuncancy) 역할을 해주기 위하여 게이트 전극 하부에 픽셀 전극을 정의해주는 바, 즉 제 1 픽셀 전극 증착후 게이트 전극 증착, 게이트 패터닝, 게이트 에칭, 픽셀 전극 패터닝, 픽셀 전극 에칭의 순으로 이루어지며, 만약 제 1 픽셀 전극을 식각한다면 에천트(etchant)의 픽셀 전극과 게이트 전극의 낮은 감도로 인해 원치 않은 게이트 어텍(attack)이 발생하게 되어 게이트 오픈 등 심각한 문제를 야기시킨다. In the case of a gate opening caused by a poor gate patterning, a pixel electrode is defined below the gate electrode to serve as a redundancy role, that is, gate electrode deposition after the first pixel electrode deposition, gate patterning, gate etching, and pixel electrode. Patterning followed by pixel electrode etching.If the first pixel electrode is etched, unwanted gate attack occurs due to the low sensitivity of the etchant pixel and gate electrodes. Cause problems.
본 발명은 상기한 종래 기술의 사정을 감안하여 이루어진 것으로, FFS 모드의 박막 트랜지스터 어레이 제작시 제 1 픽셀 전극과 제 2 픽셀 전극을 HBr/CH4 또는 HCl/CH4, SiCl4/CH4/CF4 등의 소오스 가스로 이용하여 플라즈마 에칭을 행하여 에칭 선택도를 대폭적으로 확보하게 되어 하부 레이어의 어텍을 없앨 수 있으므로 오픈 디펙트(Open defect)를 감소시킬 수 있도록 한 플라즈마 에칭을 이용한 박막 트랜지스터 어레이 제조방법을 제공함에 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made in view of the above-described prior art, and a source gas such as HBr / CH4 or HCl / CH4 or SiCl4 / CH4 / CF4 may be used as the first pixel electrode and the second pixel electrode when fabricating an FFS mode thin film transistor array. It provides a method of manufacturing a thin film transistor array using plasma etching that can reduce open defects because the etching selectivity can be largely secured by performing a plasma etching process to eliminate the attack of the lower layer. There is a purpose.
상기한 목적을 달성하기 위해, 본 발명의 바람직한 실시예에 따르면 기판상에 픽셀 전극 도전막을 형성하는 단계, 상기 픽셀 전극 도전막 상에 게이트 라인 도전막을 형성하는 단계; 상기 게이트 라인 도전막을 먼저 패터닝하여 상기 픽셀 전극 도전막 상에 게이트 라인을 형성하는 단계; 플라즈마를 이용하여 상기 픽셀 전극 도전막을 패터닝하여 제1 픽셀 전극 및 평면에서 보았을 때 상기 게이트 라인과 동일한 형상으로 상기 게이트 라인 하부에 배치된 도전성 중첩부를 형성하는 단계; 상기 게이트 라인으로부터 돌출된 게이트 전극의 상부에 액티브 층을 형성하는 단계; 상기 액티브층에 전기적으로 연결된 데이터 라인을 형성 및 상기 액티브층 및 상기 제1 픽셀 전극에 연결된 드레인 전극을 형성하는 단계; 및 상기 제1 픽셀 전극과 절연된 빗 형상의 제2 픽셀 전극을 형성하는 단계를 포함하는 플라즈마 에칭을 이용한 박막 트랜지스터 어레이 제조방법을 제공한다. In order to achieve the above object, according to a preferred embodiment of the present invention, forming a pixel electrode conductive film on a substrate, forming a gate line conductive film on the pixel electrode conductive film; First patterning the gate line conductive layer to form a gate line on the pixel electrode conductive layer; Patterning the pixel electrode conductive layer using plasma to form a conductive overlapping portion disposed under the gate line in the same shape as the gate line when viewed from a first pixel electrode and in a plane; Forming an active layer on top of the gate electrode protruding from the gate line; Forming a data line electrically connected to the active layer and forming a drain electrode connected to the active layer and the first pixel electrode; And forming a comb-shaped second pixel electrode insulated from the first pixel electrode.
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한편, 본 발명은 소오스 전극으로 HBr/CH4 또는 HCl/CH4, SiCl4/CH4/CF4중 어느 하나를 사용하여 플라즈마 에칭을 행하는 것을 특징으로 하는 플라즈마 에칭을 이용한 박막 트랜지스터 어레이 제조방법이 제공된다.Meanwhile, the present invention provides a method of manufacturing a thin film transistor array using plasma etching, wherein the plasma etching is performed using any one of HBr / CH4, HCl / CH4, and SiCl4 / CH4 / CF4 as a source electrode.
바람직하게, 플라즈마 에칭시 각 가스의 조성비는 HBr/CH4: 10∼80/20∼90(sccm%), HCl/CH4;20∼70/30∼80(SCCM%), SiCl13/CF4/CH4: 20∼50/10∼30/20∼90(sccm%)인 것을 특징으로 하는 플라즈마 에칭을 이용한 박막 트랜지스터 어레이 제조방법이 제공되며, 상기한 가스 조건으로 플라즈마 에칭을 진행할 때 공정온도가 상온∼50℃의 범위내에 포함되는 것을 특징으로 한다.Preferably, the composition ratio of each gas during plasma etching is HBr / CH 4 : 10-80 / 20-90 (sccm%), HCl / CH4; 20-70 / 30-80 (SCCM%), SiCl13 / CF4 / CH4: Provided is a method for manufacturing a thin film transistor array using plasma etching, characterized in that from 20 to 50/10 to 30/20 to 90 (sccm%), wherein the process temperature is room temperature to 50 ° C. when plasma etching is performed under the above gas conditions. It is characterized by falling within the scope of.
보다 바람직하게, 플라즈마 에칭시 공정 압력은 10∼300m Torr의 범위 내인 것을 특징으로 하는 플라즈마 에칭을 이용한 박막 트랜지스터 어레이 제조방법이 제공된다.More preferably, there is provided a method for manufacturing a thin film transistor array using plasma etching, wherein the process pressure during plasma etching is in the range of 10 to 300 m Torr.
이하, 본 발명에 대해 도면을 참조하여 상세하게 설명한다.EMBODIMENT OF THE INVENTION Hereinafter, this invention is demonstrated in detail with reference to drawings.
반면 본 발명에서 제안한 공정기술(픽셀 전극의 플라즈마 에칭)을 적용하게 되면 게이트 라인 하부에 도전성 중첩부를 형성할 때 픽셀 전극과 게이트 전극의 우수한 플라즈마 에칭 선택도로 인해 에칭시 각각 박막 필름에 어텍(attack)을 전혀 주지 않는 안정한 공정을 확보할 수 있게 된다.On the other hand, when the process technique proposed in the present invention (plasma etching of the pixel electrode) is applied, when the conductive overlapping portion is formed below the gate line , the plasma electrode has a good plasma etching selectivity of the pixel electrode and the gate electrode. It is possible to secure a stable process that does not give) at all.
FFS 모드의 박막 트랜지스터 어레이 제작시 제 1 픽셀 전극과 제 2 픽셀 전극을 HBr/CH4 또는 HCl/CH4, SiCl4/CH4/CF4 등을 소오스 가스로 이용하여 플라즈마 에칭을 행한다. When fabricating a thin film transistor array in FFS mode, plasma etching is performed using HBr / CH4 or HCl / CH4, SiCl4 / CH4 / CF4 or the like as a source gas.
거의 무한대의 에칭 선택도를 확보하게 되어 하부 레이어의 어텍을 없애 오픈 디펙트(Open defect) 등을 획기적으로 줄일 수 있다. The nearly infinite etch selectivity is achieved, eliminating the underlying layer attack, which can dramatically reduce open defects.
상기한 방법을 적용하게 되면 게이트 패터닝 불량 등으로 게이트 오픈이 발생되었을 경우, 리던던시 역할을 해주기 위하여 게이트 전극 하부에 도전성 중첩부를 안정적으로 정의하여 게이트 오픈을 획기적으로 줄일 수 있게 된다.When the above-described method is applied, when the gate open occurs due to a poor gate patterning, the gate overlap can be drastically reduced by stably defining a conductive overlapping portion under the gate electrode in order to play a redundancy role.
보다 상세하게, 본 발명의 일실시예에 따른 플라즈마 에칭을 이용한 박막 트 랜지스터 어레이 제조방법을 도 1, 2, 3, 4, 5, 6을 참조하여 상세하게 설명한다. More specifically, a method of manufacturing a thin film transistor array using plasma etching according to an embodiment of the present invention will be described in detail with reference to FIGS. 1, 2, 3, 4, 5, and 6.
도 1은 픽셀 전극 도전막 및 게이트 라인 도전막이 증착된 상태를 나타내는 도면이며, 도 2는 게이트 라인의 형성상태를 도시한 도면, 도 3은 제 1 픽셀 전극의 에칭상태를 도시한 도면, 도 4는 액티브 레이어와 데이터 라인의 형성상태를 도시한 도면, 도 5는 비아 홀의 천공상태를 도시한 도면, 도 6은 제 2 픽셀 전극의 에칭상태를 도시한 도면이다. 1 is a view showing a state in which a pixel electrode conductive film and a gate line conductive film are deposited , FIG. 2 is a view showing a formation state of a gate line, FIG. 3 is a view showing an etching state of a first pixel electrode, and FIG. 4. FIG. 5 is a view illustrating a formation state of an active layer and a data line, FIG. 5 is a view illustrating a puncture state of a via hole, and FIG. 6 is a view illustrating an etching state of a second pixel electrode.
도 1에 도시된 바와 같이, 글라스 기판(도시는 생략)상에 제 1 픽셀 전극을 형성하기 위한 픽셀 전극 도전막을 형성하고, 픽셀 전극 도전막 상에 게이트 라인을 형성하기 위한 게이트 라인 도전막을 순차적으로 형성한다. 도 1에서 참조번호 2가 가리키는 점선은 제1 픽셀 전극이 형성될 예정영역이고, 도 1에서 참조번호 4는 게이트 라인이 형성될 예정영역이다. As shown in FIG. 1, a pixel electrode conductive film for forming a first pixel electrode is formed on a glass substrate (not shown) , and a gate line conductive film for forming a gate line is sequentially formed on the pixel electrode conductive film. Form. A dotted line indicated by
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도 2에 도시된 바와 같이, 픽셀 전극 도전막 및 게이트 라인 도전막 중 참조번호 4로 표시된 점선 상에 포토레지스트 패턴을 형성한 후, 포토리소그래피(Photolithography) 공정과 식각 공정을 통하여 게이트 라인(6)을 먼저 형성한다. 이때, 게이트 라인 도전막을 식각할 때 게이트 라인 도전막을 패터닝하기 위한 에천트(또는 소스 가스)는 픽셀 전극 도전막에 대하여 높은 식각 선택비를 갖기 때문에 게이트 라인 도전막의 식각은 습식 식각 또는 플라즈마 식각 모두 가능하다. As shown in FIG. 2, after the photoresist pattern is formed on the dotted line indicated by
도 3에 도시된 바와 같이, 게이트 라인 도전막이 패터닝되어 게이트 라인(6)이 형성된 후 게이트 라인 도전막의 하부에 배치된 픽셀 전극 도전막을 패터닝하여 제 1 픽셀 전극(8)을 형성한다. 제1 픽셀 전극(8)을 형성하기 위하여 픽셀 전극도전막은 포토리소그래피 공정과 HBr/CH4 또는 HCl/CH4, SiCl4/CH4/CF4 등을 소스 가스로 이용하여 건식 식각 방식으로 패터닝된다. 만약, 픽셀 전극 도전막을 습식 식각 할 경우, 픽셀 전극 도전막을 패터닝하기 위한 에천트가 이미 형성된 게이트 라인(6)에 심하게 어텍을 주게 되므로 본 발명에서 적용한 게이트 라인 하부에 게이트 오픈 방지를 위한 도전성 중첩부를 형성할 수 없게 된다. As shown in FIG. 3, after the gate line conductive film is patterned to form the
반면, 픽셀 전극 도전막을 본 발명에서 제안한 방법인 플라스마 식각법으로 식각 할 경우, 플라즈마(HBr/CH4 또는 HCl/CH4, SiCl4/CH4 등)가 상기 게이트 라인(6)에는 전혀 어텍(attack)을 주지 않고 오로지 픽셀 전극 도전막을 선택적으로 패터닝할 수 있어, 게이트 라인 하부에 픽셀 전극 도전막의 일부인 도전성 중첩부를 확보할 수 있음은 물론 매우 우수한 프로파일을 얻을 수 있다. 본 실시예에서, 픽셀 전극 도전막을 패터닝하여 형성한 도전성 중첩부는, 평면상에서 보았을 때, 게이트 라인과 실질적으로 동일한 형상을 갖는다. On the other hand, when the pixel electrode conductive film is etched by the plasma etching method proposed in the present invention, plasma (HBr / CH4 or HCl / CH4, SiCl4 / CH4, etc.) is completely attacked on the
그 후, 도 4에 도시된 바와 같이, 액티브 레이어(Active Layer: 10)를 형성한 후에 데이터 라인(12)을 형성한다. 참조부호 14는 드레인을 나타낸다.Thereafter, as illustrated in FIG. 4, the
또한, 도 5에 도시된 바와 같이, 비아홀(Via Hole: 16)을 형성한다.In addition, as illustrated in FIG. 5, a
또한, 도 6에 도시된 바와 같이, 제 2 픽셀전극(18)을 형성하기 위해서는 습식에칭 또는 플라즈마 에칭이 모두가 가능하지만 제 2 픽셀전극(18)을 형성할 때 에천트가 데이터 라인(12)을 손상시켜 데이터 라인 오픈 등의 심각한 결함을 야기시킬 수 있으므로 제 2 픽셀 전극(18)을 형성할 때 플라즈마 식각을 수행하는 것이 바람직하다. Further, the second to form the
이때, 플라즈마에 대한 패시베이션(Passivation)과 상기 제 2 픽셀전극(18)을 형성하기 위한 도전막의 식각 선택비는 매우 크고, 이로 인해 제 2 픽셀 전극을 플라즈마 식각할 때 페시베이션은 전혀 손상되지 않는다. At this time, the passivation with respect to the plasma and the etching selectivity of the conductive film for forming the
또한, 이때 상기 플라즈마 에칭 타입에서는 공정의 온도가 10∼300m Torr의 이내가 되게 한다.In this case, in the plasma etching type, the temperature of the process is within 10 to 300 m Torr.
본 발명의 다른 실시예는 7 마스크(Mask) 또는 5 마스크 공정 등 박막 트랜지스터 어레이 공정에서 픽셀 전극의 플라즈마 에칭공정을 적용시킬 수 있으며, 게이트 라인이외에 데이터 라인 등에 오픈을 방지할 목적으로 도전성 중첩부를 형성할 때, 우수한 선택도를 확보할 목적으로 픽셀 전극 플라즈마 에칭공정 적용시킬 수가 있게 된다. Another embodiment of the present invention can be applied to the plasma etching process of the pixel electrode in the thin film transistor array process, such as the 7 mask or 5 mask process, the conductive overlapping portion for the purpose of preventing the opening of the data line in addition to the gate line. When forming, the pixel electrode plasma etching process can be applied for the purpose of securing excellent selectivity.
한편, 본 발명의 실시예에 따른 플라즈마 에칭을 이용한 박막 트랜지스터 어레이 제조방법은 단지 상기한 실시예에 한정되는 것이 아니라 그 기술적 요지를 이탈하지 않는 범위내에서 다양한 변경이 가능하다. Meanwhile, the method of manufacturing a thin film transistor array using plasma etching according to an embodiment of the present invention is not limited to the above-described embodiments, and various modifications may be made without departing from the technical gist of the present invention.
상기한 바와 같이, 본 발명에 따른 플라즈마 에칭을 이용한 박막 트랜지스터 어레이 제조방법은 게이트 라인 하부에 안정적인 리던던시를 형성하여 수율을 향상시킬 수 있게 된다.
As described above, the method of manufacturing the thin film transistor array using the plasma etching according to the present invention can improve the yield by forming a stable redundancy under the gate line.
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