KR100696696B1 - Level shifter and display device using the same - Google Patents

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Abstract

레벨 시프터에서 제1 트랜지스터의 제1 전극이 제1 전압을 공급하는 제1 전원에 연결되며, 제2 전극이 출력단에 연결되어 있다. 그리고 제2 트랜지스터는 제어 전극에 제1 신호에 대해 반전된 레벨을 가지는 제2 신호가 입력되고, 제1 전극이 제2 전압을 공급하는 제2 전원에 연결되며, 제2 전극이 상기 출력단에 연결된다. 그리고 제3 트랜지스터는 제어 전극이 상기 출력단에 연결되고, 제1 전극이 상기 제1 전원에 연결된다. 제4 트랜지스터는 제어 전극에 상기 제1 신호가 입력되고, 제1 전극에 상기 제2 신호가 입력되고, 제2 전극이 상기 제1 트랜지스터의 제어 전극과 상기 제3 트랜지스터의 제2 전극에 연결된다. In the level shifter, a first electrode of the first transistor is connected to a first power supply for supplying a first voltage, and a second electrode is connected to an output terminal. The second transistor receives a second signal having a level inverted with respect to the first signal to a control electrode, is connected to a second power supply for supplying a second voltage to the first electrode, and connects a second electrode to the output terminal. do. In the third transistor, a control electrode is connected to the output terminal, and a first electrode is connected to the first power source. In the fourth transistor, the first signal is input to the control electrode, the second signal is input to the first electrode, and the second electrode is connected to the control electrode of the first transistor and the second electrode of the third transistor. .

레벨 시프터, 인버터, P 채널 트랜지스터, N 채널 트랜지스터 Level Shifter, Inverter, P Channel Transistor, N Channel Transistor

Description

레벨 시프터 및 이를 이용한 표시 장치{LEVEL SHIFTER AND DISPLAY DEVICE USING THE SAME}LEVEL SHIFTER AND DISPLAY DEVICE USING THE SAME}

도 1은 종래의 레벨 시프터를 도시한 회로도이다.1 is a circuit diagram showing a conventional level shifter.

도 2는 본 발명의 제1 실시예에 따른 레벨 시프터의 회로도이다.2 is a circuit diagram of a level shifter according to a first embodiment of the present invention.

도 3은 도 2의 레벨 시프터의 신호 타이밍도이다. 3 is a signal timing diagram of the level shifter of FIG. 2.

도 4 내지 도 6은 각각 본 발명의 제2 내지 제4 실시예에 따른 레벨 시프터의 회로도이다.4 to 6 are circuit diagrams of the level shifters according to the second to fourth embodiments of the present invention, respectively.

도 7은 도 6의 레벨 시프터의 신호 타이밍도이다.7 is a signal timing diagram of the level shifter of FIG. 6.

도 8 내지 도 11은 각각 본 발명의 제5 내지 제8 실시예에 따른 레벨 시프터의 회로도이다.8 to 11 are circuit diagrams of the level shifters according to the fifth to eighth embodiments of the present invention, respectively.

도 12는 본 발명의 제9 실시예에 따른 표시 장치의 개략적인 도면이다. 12 is a schematic diagram of a display device according to a ninth embodiment of the present invention.

본 발명은 레벨 시프터 및 이를 이용한 표시 장치에 관한 것으로서, 더욱 상세하게는 전력 효율이 개선된 레벨 시프터에 관한 것이다.The present invention relates to a level shifter and a display device using the same, and more particularly, to a level shifter having improved power efficiency.

레벨 시프터는 입력 전압의 하이 레벨 전압을 높여서 출력하거나 입력 전압 의 로우 레벨 전압을 낮추어서 출력한다. 이러한 레벨 시프터는 예를 들어 표시 장치에 사용되는 복수의 구동 회로가 서로 다른 전압 레벨을 가지는 경우에 이들 사이의 전압 레벨을 맞추기 위해 사용된다.The level shifter outputs by raising the high level voltage of the input voltage or by lowering the low level voltage of the input voltage. Such a level shifter is used to match voltage levels between them, for example, when a plurality of driving circuits used in a display device have different voltage levels.

도 1은 종래의 레벨 시프터를 도시한 회로도이다.1 is a circuit diagram showing a conventional level shifter.

도 1에 도시된 레벨 시프터에서, 하이 레벨 전원(HVDD)에 제1 전극인 소스가 연결된 두 P채널 트랜지스터(P1,P2)는 각각 소스가 로우 레벨 전원(VSS)과 연결된 두 N 채널 트랜지스터(N3,N4)와 연결되어 있다. 트랜지스터(N3, N4)의 게이트에 각각 입력 신호(Vin)와 반전된 입력 신호(Vinb)가 연결되어 있다. 트랜지스터(N3, N4)의 드레인은 각각 교차되어 트랜지스터(P1, P2)의 게이트와 연결되어 있다. 트랜지스터(P2)와 트랜지스터(N4)의 드레인의 접점의 전압이 출력 신호(Vout)가 된다. 입력 신호(Vin)가 하이 레벨 전압(HVDD)이면 트랜지스터(N3)가 턴온되고, 트랜지스터(P2)의 게이트로 로우 레벨 전압(VSS)이 인가되어, 트랜지스터(P2)가 턴온된다. 턴온된 트랜지스터(P2)에 의해 트랜지스터(P1)의 게이트로 하이 레벨 전압이 입력되고, 트랜지스터(P1)는 턴오프되고, 출력 신호(Vout)는 하이 레벨 전압(HVDD)을 갖는다. In the level shifter illustrated in FIG. 1, two P-channel transistors P1 and P2 having a source as a first electrode connected to a high level power source HVDD, respectively, have two N-channel transistors N3 having a source connected to a low level power source VSS. , N4). An input signal Vin and an inverted input signal Vinb are connected to gates of the transistors N3 and N4, respectively. The drains of the transistors N3 and N4 cross each other and are connected to the gates of the transistors P1 and P2. The voltage at the junction of the transistor P2 and the drain of the transistor N4 becomes the output signal Vout. When the input signal Vin is the high level voltage HVDD, the transistor N3 is turned on, the low level voltage VSS is applied to the gate of the transistor P2, and the transistor P2 is turned on. The high level voltage is input to the gate of the transistor P1 by the turned-on transistor P2, the transistor P1 is turned off, and the output signal Vout has the high level voltage HVDD.

이때, 턴오프된 트랜지스터(P1,N3)를 통해 하이 레벨 전원(HVDD)과 로우 레벨 전원(VSS)의 전압차에 의한 정적 전류가 흐르게 되고, 이 정적 전류에 의해 소비 전력이 높아진다. At this time, a static current flows due to the voltage difference between the high level power supply HVDD and the low level power supply VSS through the turned-off transistors P1 and N3, and the power consumption is increased by the static current.

본 발명이 이루고자 하는 기술적 과제는 전력 소비가 낮은 레벨 시프터 및 이를 이용한 표시 장치를 제공하기 위한 것이다. An object of the present invention is to provide a level shifter with low power consumption and a display device using the same.

상기 과제를 달성하기 위하여 본 발명의 하나의 특징에 따른 레벨 시프터에서 제1 트랜지스터는 제1 전극이 제1 전압을 공급하는 제1 전원에 연결되며, 제2 전극이 출력단에 연결되어 있다. 제2 트랜지스터는 제어 전극에 제1 신호에 대해 반전된 레벨을 가지는 제2 신호가 입력되고, 제1 전극이 제2 전압을 공급하는 제2 전원에 연결되며, 제2 전극이 상기 출력단에 연결된다. 그리고 제3 트랜지스터는 제어 전극이 상기 출력단에 연결되고, 제1 전극이 상기 제1 전원에 연결된다. 제4 트랜지스터는 제어 전극에 상기 제1 신호가 입력되고, 제1 전극에 상기 제2 신호가 입력되고, 제2 전극이 상기 제1 트랜지스터의 제어 전극과 상기 제3 트랜지스터의 제2 전극에 연결된다. In order to achieve the above object, in a level shifter according to an aspect of the present invention, a first transistor is connected to a first power supply to which a first electrode supplies a first voltage, and a second electrode is connected to an output terminal. The second transistor is input with a second signal having a level inverted with respect to the first signal to the control electrode, the first electrode is connected to a second power supply for supplying a second voltage, and the second electrode is connected to the output terminal. . In the third transistor, a control electrode is connected to the output terminal, and a first electrode is connected to the first power source. In the fourth transistor, the first signal is input to the control electrode, the second signal is input to the first electrode, and the second electrode is connected to the control electrode of the first transistor and the second electrode of the third transistor. .

본 발명의 다른 특징에 따른 레벨 시프터에서 제1 트랜지스터는 입력 신호의 제1 레벨에 응답하여 상기 입력 신호의 제2 레벨을 전달한다. 제2 트랜지스터는 제1 전압을 공급하는 제1 전원과 출력단 사이에 연결되며, 상기 제1 트랜지스터로부터의 상기 입력 신호의 제2 레벨에 응답하여 턴온된다. 그리고 제3 트랜지스터는 제2 전압을 공급하는 제2 전원과 출력단 사이에 연결되어 상기 입력 신호의 상기 제2 레벨에 응답하여 턴온된다. In a level shifter according to another aspect of the invention the first transistor delivers a second level of the input signal in response to the first level of the input signal. The second transistor is connected between a first power supply for supplying a first voltage and an output terminal, and is turned on in response to a second level of the input signal from the first transistor. The third transistor is connected between a second power supply for supplying a second voltage and an output terminal, and is turned on in response to the second level of the input signal.

본 발명의 또 다른 특징에 따른 표시 장치에서 표시부는 복수의 데이터선과, 복수의 주사선을 포함한다. 신호 제어부는 제어 신호와 영상 신호를 출력한다. 시프트 레지스터부는 상기 신호 제어부로부터 상기 제어 신호를 수신하여, 상기 복수 의 주사선으로 선택 신호를 선택적으로 전달한다. 데이터 구동부는 상기 신호 제어부로부터 상기 제어 신호 및 상기 영상 신호를 수신하여, 상기 영상 신호를 데이터 신호로 변환한 후 상기 복수의 데이터선으로 전달한다. 그리고 상기 신호 제어부와 상기 시프트 레지스터 사이, 상기 신호 제어부와 상기 데이터 구동부 사이, 상기 시프터 레지스터와 상기 표시부 사이 및 상기 데이터 구동부 내부 중 적어도 하나에 레벨 시프터가 형성되어 있다. In a display device according to still another aspect of the present invention, the display unit includes a plurality of data lines and a plurality of scan lines. The signal controller outputs a control signal and an image signal. The shift register unit receives the control signal from the signal controller and selectively transfers a selection signal to the plurality of scan lines. The data driver receives the control signal and the image signal from the signal controller, converts the image signal into a data signal, and transfers the image signal to the plurality of data lines. A level shifter is formed between the signal control unit and the shift register, between the signal control unit and the data driver, between the shifter register and the display unit, and at least one of the inside of the data driver.

상기 레벨 시프터에서 제1 트랜지스터는 제1 전극이 제1 전압을 공급하는 제1 전원에 연결되며, 제2 전극이 출력단에 연결되어 있다. 제2 트랜지스터는 제어 전극에 제1 신호에 대해 반전된 레벨을 가지는 제2 신호가 입력되고, 제1 전극이 제2 전압을 공급하는 제2 전원에 연결되며, 제2 전극이 상기 출력단에 연결된다. 그리고 제3 트랜지스터는 제어 전극이 상기 출력단에 연결되고, 제1 전극이 상기 제1 전원에 연결된다. 제4 트랜지스터는 제어 전극에 상기 제1 신호가 입력되고, 제1 전극에 상기 제2 신호가 입력되고, 제2 전극이 상기 제1 트랜지스터의 제어 전극과 상기 제3 트랜지스터의 제2 전극에 연결된다. In the level shifter, a first transistor is connected to a first power supply to which a first electrode supplies a first voltage, and a second electrode is connected to an output terminal. The second transistor is input with a second signal having a level inverted with respect to the first signal to the control electrode, the first electrode is connected to a second power supply for supplying a second voltage, and the second electrode is connected to the output terminal. . In the third transistor, a control electrode is connected to the output terminal, and a first electrode is connected to the first power source. In the fourth transistor, the first signal is input to the control electrode, the second signal is input to the first electrode, and the second electrode is connected to the control electrode of the first transistor and the second electrode of the third transistor. .

이하, 본 발명의 실시예를 도면을 참조하여 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.

이하의 설명에서, 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐 아니라 그 중간에 다른 소자를 사이에 두고 전기적으로 연결되어 있는 경우도 포함한다. 또한, 도면에서 본 발명과 관계없는 부분은 본 발명의 설명을 명확하게 하기 위하여 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.In the following description, when a part is connected to another part, it includes not only the case where it is directly connected but also the case where it is electrically connected with another element between them. In addition, parts not related to the present invention in the drawings have been omitted for clarity, and like reference numerals refer to like parts throughout the specification.

먼저 도 2 및 도 3을 참조하여 본 발명의 제1 실시예에 따른 레벨 시프터를 설명한다. First, the level shifter according to the first embodiment of the present invention will be described with reference to FIGS. 2 and 3.

도 2는 본 발명의 제1 실시예에 따른 레벨 시프터의 회로도이고, 도 3은 본 발명의 제1 실시예에 따른 레벨 시프터의 신호 타이밍도이다.2 is a circuit diagram of a level shifter according to a first embodiment of the present invention, and FIG. 3 is a signal timing diagram of a level shifter according to a first embodiment of the present invention.

도 2에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 레벨 시프터는 2개의 P 채널 트랜지스터(M11, M13), 2개의 N 채널 트랜지스터(M12, M14) 및 인버터(I11)를 포함한다. As shown in FIG. 2, the level shifter according to the first embodiment of the present invention includes two P-channel transistors M11 and M13, two N-channel transistors M12 and M14, and an inverter I11.

트랜지스터(M11)의 제1 전극인 소스는 하이 레벨 전압(HVDD)을 공급하는 전원(HVDD)에 연결되고, 트랜지스터(M12)의 제1 전극인 소스는 로우 레벨 전압(VSS)을 공급하는 전원(VSS)에 연결되어 있다. 또한, 트랜지스터(M11)의 제2 전극인 드레인은 트랜지스터(M12)의 제2 전극인 드레인에 연결되어 있으며, 두 트랜지스터(M11, M12)의 접점(A1)이 레벨 시프터의 출력 신호(Vout1)가 출력되는 출력단(A1)으로 된다.A source which is the first electrode of the transistor M11 is connected to a power supply HVDD supplying a high level voltage HVDD, and a source that is the first electrode of the transistor M12 is a power source supplying a low level voltage VSS. VSS). In addition, the drain, which is the second electrode of the transistor M11, is connected to the drain, which is the second electrode of the transistor M12, and the contact A1 of the two transistors M11, M12 is connected to the output signal Vout1 of the level shifter. The output terminal A1 is output.

제1 전극인 소스가 하이 레벨 전원(HVDD)에 연결된 트랜지스터(M13)의 제어 전극인 게이트는 출력단(A1)에 연결되고, 트랜지스터(M14)의 제2 전극인 드레인은 트랜지스터(M13)의 제2 전극인 드레인과 트랜지스터(M11)의 제어 전극인 게이트에 연결되어 있다. 입력 신호(Vin1)가 트랜지스터(M14)의 제어 전극인 게이트와 인버터(I11)에 인가되고, 인버터(I11)에 의해 입력 신호(Vin1)가 반전된 신호(Vinb1)는 트랜지스터(M12)의 제어 전극인 게이트와 트랜지스터(M14)의 제1 전극인 소스에 인가된다. The gate, which is the control electrode of the transistor M13, whose source, which is the first electrode, is connected to the high level power supply HVDD, is connected to the output terminal A1, and the drain, which is the second electrode of the transistor M14, is the second electrode of the transistor M13. It is connected to the drain which is an electrode and the gate which is a control electrode of the transistor M11. The input signal Vin1 is applied to the gate which is the control electrode of the transistor M14 and the inverter I11, and the signal Vinb1 in which the input signal Vin1 is inverted by the inverter I11 is the control electrode of the transistor M12. It is applied to the in gate and the source which is the first electrode of the transistor M14.

이하, 도 3을 참조하여 본 발명의 제1 실시예에 따른 레벨 시프터의 동작을 설명한다. 그리고 본 발명의 제1 실시예에서 하이 레벨 전압(VDD)은 N채널 트랜지스터(M12, M14)를 턴온시킬 수 있는 전압으로, 로우 레벨 전압(VSS)은 P채널 트랜지스터(M11, M13)를 턴온시킬 수 있는 전압으로 가정하며, 이는 아래에서 설명하는 다른 실시예에도 모두 적용된다.Hereinafter, an operation of the level shifter according to the first embodiment of the present invention will be described with reference to FIG. 3. In the first embodiment of the present invention, the high level voltage VDD is a voltage for turning on the N-channel transistors M12 and M14, and the low level voltage VSS turns on the P-channel transistors M11 and M13. It is assumed that the voltage can be, and this applies to all other embodiments described below.

도 3에 도시된 바와 같이, 입력 신호(Vin1)는 하이 레벨 전압(VDD)과 로우 레벨 전압(VSS)을 갖는다. 그리고 도 3에서는 설명의 편의상 입력 신호(Vin1)가 하이 레벨 전압(VDD) 및 로우 레벨 전압(VSS)을 교대로 가지는 것으로 도시하였지만, 입력 신호(Vin1)는 하이 레벨 전압(VDD)과 로우 레벨 전압(VSS)의 적절할 조합으로 이루어질 수 있다. 입력 신호(Vin1)의 하이 레벨 전압(VDD)은 하이 레벨 전원 전압(HVDD)보다 낮으며, 입력 신호(Vin1)의 로우 레벨 전압(VSS)은 로우 레벨 전원 전압(VSS)과 대략 동일하다. As shown in FIG. 3, the input signal Vin1 has a high level voltage VDD and a low level voltage VSS. In FIG. 3, the input signal Vin1 alternately has the high level voltage VDD and the low level voltage VSS for convenience of description, but the input signal Vin1 has the high level voltage VDD and the low level voltage. (VSS) may be made of any suitable combination. The high level voltage VDD of the input signal Vin1 is lower than the high level power supply voltage HVDD, and the low level voltage VSS of the input signal Vin1 is approximately equal to the low level power supply voltage VSS.

먼저, T11 기간에서 입력 신호(Vin1)가 하이 레벨 전압(VDD)으로 되면, 트랜지스터(M14)가 턴온되고 인버터(I11)의 출력(Vinb1)이 로우 레벨 전압(VSS)으로 된다. 턴온된 트랜지스터(M14)에 의해 로우 레벨 전압(VSS)이 트래지스터(M11)의 게이트에 인가되어 트랜지스터(M11)가 턴온된다. 그리고 인버터(I11)에서 출력되는 로우 레벨 전압(VSS)에 의해 트랜지스터(M12)는 턴오프되므로, 레벨 시프터의 출력 신호(Vout1)는 트랜지스터(M11)를 통하여 대략 하이 레벨 전원의 전압(HVDD)까지 풀업(pull-up)된다. 또한, 출력 신호(Vout1)의 하이 레벨 전압(HVDD)에 의해 트랜지스터(M13)는 턴오프된다. First, when the input signal Vin1 becomes the high level voltage VDD in the period T11, the transistor M14 is turned on and the output Vinb1 of the inverter I11 becomes the low level voltage VSS. The low level voltage VSS is applied to the gate of the transistor M11 by the turned-on transistor M14 to turn on the transistor M11. Since the transistor M12 is turned off by the low level voltage VSS output from the inverter I11, the output signal Vout1 of the level shifter reaches the voltage HVDD of the high level power supply through the transistor M11. It is pulled up. In addition, the transistor M13 is turned off by the high level voltage HVDD of the output signal Vout1.

이후, T12 기간에서 입력 신호(Vin1)가 로우 레벨 전압(VSS)으로 되면, 트랜지스터(M14)는 턴오프되고 인버터(I11)의 출력(Vinb1)이 하이 레벨 전압(VDD)으로 된다. 그러면, 트랜지스터(M12)가 턴온되어 레벨 시프터의 출력 신호(Vout1)는 트랜지스터(M12)를 통하여 대략 로우 레벨 전원의 전압(VSS)까지 풀다운(pull-down) 된다. Thereafter, when the input signal Vin1 becomes the low level voltage VSS in the T12 period, the transistor M14 is turned off and the output Vinb1 of the inverter I11 becomes the high level voltage VDD. Then, the transistor M12 is turned on so that the output signal Vout1 of the level shifter is pulled down to the voltage VSS of the low level power supply through the transistor M12.

그리고 로우 레벨 전압(VSS)에 의해 트랜지스터(M13)가 턴온되어, 하이 레벨 전압(HVDD)이 트랜지스터(M11)의 게이트에 인가되어, 트랜지스터(M11)는 턴오프된다.The transistor M13 is turned on by the low level voltage VSS, the high level voltage HVDD is applied to the gate of the transistor M11, and the transistor M11 is turned off.

이와 같이, 본 발명의 제1 실시예에 따른 레벨 시프터는 하이 레벨의 입력 전압(VDD)을 하이 레벨 전원 전압(HVDD)까지 레벨업하여 출력하고, 로우 레벨의 입력 전압(VSS)을 그대로 출력한다.As described above, the level shifter according to the first exemplary embodiment of the present invention levels up and outputs the high level input voltage VDD to the high level power supply voltage HVDD and outputs the low level input voltage VSS as it is. .

또한, 본 발명의 제1 실시예에 따른 레벨 시프터에서는, 입력 신호(Vin1)가 로우 레벨 전압(VSS)일 때, 트랜지스터(M14)의 드레인의 전압은 하이 레벨 전압(VDD)으로 하이 레벨 전원(HVDD)과의 전압차가 감소된다. 따라서 두 전압 차에 의한 정적 전류가 감소하며 레벨 시프터의 전력 소모를 줄일 수 있게 된다.Further, in the level shifter according to the first embodiment of the present invention, when the input signal Vin1 is the low level voltage VSS, the voltage of the drain of the transistor M14 is the high level voltage VDD and the high level power supply ( The voltage difference from HVDD) is reduced. This reduces the static current caused by the two voltage differences and reduces the power consumption of the level shifter.

도 4는 본 발명의 제2 실시예에 따른 레벨 시프터의 회로도이다.4 is a circuit diagram of a level shifter according to a second embodiment of the present invention.

도 4에 도시된 바와 같이, 본 발명의 제2 실시예에 따른 레벨 시프터는 제1 실시예에 따른 레벨 시프터에 비해 인버터(I12)를 더 포함한다. 구체적으로 제1 실시예와 달리 인버터(I12)가 인버터(I11)의 출력단과 트랜지스터(M14)의 게이트 사이에 연결되어 있다. 그러면, 입력 신호(Vin1)가 인버터(I11)에 의해 반전된 후, 다시 인버터(I12)에 의해 반전되어 트랜지스터(M14)의 게이트에 인가된다. 따라서 본 발명의 제2 실시예에서 트랜지스터(M14)의 게이트에는 제1 실시예와 동일한 신호가 입력되므로, 제2 실시예에 따른 레벨 시프터는 제1 실시예와 동일하게 동작한다. As shown in FIG. 4, the level shifter according to the second embodiment of the present invention further includes an inverter I12 as compared to the level shifter according to the first embodiment. Specifically, unlike the first embodiment, the inverter I12 is connected between the output terminal of the inverter I11 and the gate of the transistor M14. Then, after the input signal Vin1 is inverted by the inverter I11, the input signal Vin1 is inverted again by the inverter I12 and applied to the gate of the transistor M14. Therefore, in the second embodiment of the present invention, since the same signal as the first embodiment is input to the gate of the transistor M14, the level shifter according to the second embodiment operates in the same manner as the first embodiment.

본 발명의 제1 및 제2 실시예에서, 입력 신호(Vin1)가 로우 레벨 전압(VSS)에서 하이 레벨 전압(VDD)으로 변경될 때, 트랜지스터(M13)의 소스-드레인 사이에는 (HVDD-VSS) 전압에 해당하는 큰 전압이 걸린다. 이와 같이 트랜지스터(M13)의 소스-드레인 사이 전압이 크면, 트랜지스터(M11)가 턴온되어 트랜지스터(M13)의 게이트로 하이 레벨 전압(HVDD)이 인가될 때, 트랜지스터(M13)가 빨리 턴오프되지 않을 수 있다. 그러면 트랜지스터(M13)의 소스와 드레인 사이에서 전류가 흘러서 전력 소비가 발생할 수 있다.In the first and second embodiments of the present invention, when the input signal Vin1 is changed from the low level voltage VSS to the high level voltage VDD, between the source and the drain of the transistor M13 (HVDD-VSS). ) A large voltage corresponding to the voltage is applied. As such, when the source-drain voltage of the transistor M13 is large, the transistor M13 may not turn off quickly when the transistor M11 is turned on and the high level voltage HVDD is applied to the gate of the transistor M13. Can be. Then, current may flow between the source and the drain of the transistor M13 to generate power consumption.

이하, 도 5를 참조하여 트랜지스터(M13)의 드레인에 로우 레벨 전압(VSS)의 인가를 차단할 수 있는 레벨 시프터에 대해서 설명한다.Hereinafter, a level shifter capable of blocking the application of the low level voltage VSS to the drain of the transistor M13 will be described with reference to FIG. 5.

도 5는 본 발명의 제3 실시예에 따른 레벨 시프터를 도시한 회로도이다.5 is a circuit diagram illustrating a level shifter according to a third embodiment of the present invention.

도 5에 도시한 바와 같이, 본 발명의 제3 실시예에 따른 레벨 시프터는 제1 실시예에 비해 트랜지스터(M15)를 더 포함하며, 트랜지스터(M15)는 P채널을 갖는다. 구체적으로, 트랜지스터(M15)의 소스가 트랜지스터(M13)의 드레인에 연결되고, 트랜지스터(M15)의 드레인이 트랜지스터(M14)의 드레인에 연결된다. 그리고 트랜지스터(M15)의 게이트에 입력 신호(Vin1)가 입력된다. As shown in FIG. 5, the level shifter according to the third embodiment of the present invention further includes a transistor M15, and the transistor M15 has a P channel. Specifically, the source of transistor M15 is connected to the drain of transistor M13 and the drain of transistor M15 is connected to the drain of transistor M14. The input signal Vin1 is input to the gate of the transistor M15.

이때, 입력 신호(Vin1)가 로우 레벨 전압(VSS)으로 되는 경우에는 트랜지스 터(M15)가 턴온되므로, 제3 실시예에 따른 레벨 시프터는 도 2의 레벨 시프터와 동일하게 동작한다. 그리고 앞서 설명한 것처럼 출력 신호(Vout1)의 로우 레벨 전압(VSS)에 의해 트랜지스터(M13)도 턴온된다. At this time, when the input signal Vin1 becomes the low level voltage VSS, the transistor M15 is turned on, so the level shifter according to the third embodiment operates in the same manner as the level shifter of FIG. As described above, the transistor M13 is also turned on by the low level voltage VSS of the output signal Vout1.

입력 신호(Vin1)가 하이 레벨 전압(VDD)으로 되는 경우에는, 트랜지스터(M15)의 게이트로 하이 레벨 전압(VDD)이 인가되고, 트랜지스터(M14)가 턴온된다. 트랜지스터(M15)의 게이트에 하이 레벨 전압(VDD)이 인가되는 순간에 트랜지스터(M13)는 턴온 상태이므로, 트랜지스터(M13)와 트랜지스터(M15)의 온 저항에 의해 전압(HVDD-VSS)이 분배된다. 그러면 트랜지스터(M15)의 소스 전압이 하이 레벨 전원(HVDD)보다 낮은 전압으로 되고, 트랜지스터(M15)의 게이트-소스 전압이 작아져서 트랜지스터(M15)는 턴오프된다. 그리고 로우 레벨 전압(VSS)이 트랜지스터(M11)의 게이트로 인가되어 트랜지스터(M11)는 턴온되고, 하이 레벨 전압(HVDD)이 트랜지스터(M13)의 게이트로 인가되면 트랜지스터(M13)도 턴오프된다. When the input signal Vin1 becomes the high level voltage VDD, the high level voltage VDD is applied to the gate of the transistor M15, and the transistor M14 is turned on. Since the transistor M13 is turned on at the moment when the high level voltage VDD is applied to the gate of the transistor M15, the voltages HVDD-VSS are distributed by the on resistances of the transistors M13 and M15. . As a result, the source voltage of the transistor M15 becomes lower than the high level power supply HVDD, and the gate-source voltage of the transistor M15 becomes small, so that the transistor M15 is turned off. When the low level voltage VSS is applied to the gate of the transistor M11, the transistor M11 is turned on. When the high level voltage HVDD is applied to the gate of the transistor M13, the transistor M13 is also turned off.

이와 같이 제3 실시예에 따르면, 입력 신호(Vin1)가 하이 레벨 전압(VDD)으로 되는 순간에 트랜지스터(M15)가 턴오프되므로, 하이 레벨 전원 전압(HVDD)과 트랜지스터(M14)의 드레인 사이에서 소비 전력이 발생하지 않는다. 또한, 트랜지스터(M13, M15)의 온 저항에 의해 트랜지스터(M13)의 드레인 전압이 낮아지므로, 트랜지스터(M13)의 소스 전압이 드레인 전압보다 매우 커서 트랜지스터(M13)가 늦게 턴오프 되는 것을 방지할 수 있다. Thus, according to the third embodiment, since the transistor M15 is turned off at the moment when the input signal Vin1 becomes the high level voltage VDD, between the high level power supply voltage HVDD and the drain of the transistor M14. Power consumption does not occur. In addition, since the drain voltage of the transistor M13 is lowered by the on-resistance of the transistors M13 and M15, the source voltage of the transistor M13 is much larger than the drain voltage, thereby preventing the transistor M13 from being turned off late. have.

그리고 이상에서 설명한 제3 실시예는 도 4에 도시된 제2 실시예에 따른 레벨 시프터에도 적용될 수 있다. The third embodiment described above may also be applied to the level shifter according to the second embodiment shown in FIG. 4.

이상, 본 발명의 제1 내지 제3 실시예에서는, 트랜지스터(M12, M14)를 N 채널 트랜지스터로, 트랜지스터(M11, M13, M15)를 P 채널 트랜지스터로 설명하였지만, 트랜지스터(M11-M15) 대신에 동일 또는 유사한 기능을 하는 다른 종류의 스위치가 사용될 수 있다. In the first to third embodiments of the present invention, the transistors M12 and M14 are described as N-channel transistors, and the transistors M11, M13, and M15 are described as P-channel transistors. Other kinds of switches with the same or similar function may be used.

이하, 도 6 내지 도 9를 참조하여 입력 신호(Vin1)의 로우 레벨 전압(VSS)을 더 낮은 전압(LVSS)으로 출력하는 레벨 시프터를 설명한다.Hereinafter, the level shifter for outputting the low level voltage VSS of the input signal Vin1 to the lower voltage LVSS will be described with reference to FIGS. 6 to 9.

도 6은 본 발명의 제4 실시예에 따른 레벨 시프터의 회로도이고, 도 7은 본 발명의 제4 실시예에 따른 레벨 시프터의 신호 타이밍도이다.6 is a circuit diagram of a level shifter according to a fourth embodiment of the present invention, and FIG. 7 is a signal timing diagram of a level shifter according to a fourth embodiment of the present invention.

도 6에 도시된 바와 같이, 본 발명의 제4 실시예에 따른 레벨 시프터는 2개의 N 채널 트랜지스터(M21, M23), 2개의 P 채널 트랜지스터(M22, M24) 및 인버터(I21)를 포함한다. As shown in FIG. 6, the level shifter according to the fourth embodiment of the present invention includes two N-channel transistors M21 and M23, two P-channel transistors M22 and M24, and an inverter I21.

트랜지스터(M21)의 소스는 로우 레벨 전압(LVSS)을 공급하는 전원(LVSS)에 연결되고, 트랜지스터(M22)의 소스는 하이 레벨 전압(VDD)을 공급하는 전원(VDD)에 연결되어 있다. 또한, 트랜지스터(M21)의 드레인은 트랜지스터(M22)의 드레인에 연결되어 있으며, 두 트랜지스터(M21, M22)의 접점(B1)이 레벨 시프터의 출력 신호(Vout2)가 출력되는 출력단(B1)으로 된다.The source of the transistor M21 is connected to the power supply LVSS supplying the low level voltage LVSS, and the source of the transistor M22 is connected to the power supply VDD supplying the high level voltage VDD. In addition, the drain of the transistor M21 is connected to the drain of the transistor M22, and the contact point B1 of the two transistors M21 and M22 becomes the output terminal B1 to which the output signal Vout2 of the level shifter is output. .

소스가 로우 레벨 전원(LVSS)에 연결된 트랜지스터(M23)의 게이트는 출력단(B1)에 연결되고, 트랜지스터(M24)의 드레인이 트랜지스터(M23)의 드레인과 트랜지스터(M21)의 게이트에 연결되어 있다. 입력 신호(Vin2)가 트랜지스터(M24)의 게이트와 인버터(I21)에 인가되고, 인버터(I21)에 의해 입력 신호(Vin2)가 반전된 신호 (Vinb2)는 트랜지스터(M22)의 게이트와 트랜지스터(M24)의 소스에 인가된다. A gate of the transistor M23 having a source connected to the low level power supply LVSS is connected to the output terminal B1, and a drain of the transistor M24 is connected to the drain of the transistor M23 and the gate of the transistor M21. The input signal Vin2 is applied to the gate of the transistor M24 and the inverter I21, and the signal Vinb2 in which the input signal Vin2 is inverted by the inverter I21 is the gate of the transistor M22 and the transistor M24. Is applied to the source.

이하, 도 7을 참조하여 본 발명의 제4 실시예에 따른 레벨 시프터의 동작을 설명한다. Hereinafter, the operation of the level shifter according to the fourth embodiment of the present invention will be described with reference to FIG. 7.

먼저, T21 기간에서 입력 신호(Vin2)가 로우 레벨 전압(VSS)으로 되면, 트랜지스터(M24)가 턴온되고 인버터(I21)의 출력(Vinb2)이 하이 레벨 전압(VDD)으로 된다. 턴온된 트랜지스터(M24)에 의해 하이 레벨 전압(VDD)이 트래지스터(M21)의 게이트에 인가되어 트랜지스터(M21)가 턴온된다. 그리고 인버터(I21)에서 출력되는 하이 레벨 전압(VDD)에 의해 트랜지스터(M22)는 턴오프되므로, 레벨 시프터의 출력 신호(Vout2)는 트랜지스터(M21)를 통하여 대략 로우 레벨 전원의 전압(LVSS)까지 풀-다운(pull-down)된다. 또한, 출력 신호(Vout2)의 로우 레벨 전압(LVSS)에 의해 트랜지스터(M23)는 턴오프된다. First, when the input signal Vin2 becomes the low level voltage VSS in the period T21, the transistor M24 is turned on and the output Vinb2 of the inverter I21 becomes the high level voltage VDD. The high level voltage VDD is applied to the gate of the transistor M21 by the turned-on transistor M24 to turn on the transistor M21. Since the transistor M22 is turned off by the high level voltage VDD output from the inverter I21, the output signal Vout2 of the level shifter is approximately up to the voltage LVSS of the low level power supply through the transistor M21. It is pulled down. In addition, the transistor M23 is turned off by the low level voltage LVSS of the output signal Vout2.

이후, T22 기간에서 입력 신호(Vin2)가 하이 레벨 전압(VDD)으로 되면, 트랜지스터(M24)는 턴오프되고 인버터(I21)의 출력(Vinb2)이 로우 레벨 전압(VSS)으로 된다. 그러면, 트랜지스터(M22)가 턴온되어 레벨 시프터의 출력 신호(Vout2)는 트랜지스터(M22)를 통하여 대략 하이 레벨 전원의 전압(VDD)까지 풀업(pull-up) 된다. Thereafter, when the input signal Vin2 becomes the high level voltage VDD in the T22 period, the transistor M24 is turned off and the output Vinb2 of the inverter I21 becomes the low level voltage VSS. Then, the transistor M22 is turned on so that the output signal Vout2 of the level shifter is pulled up to the voltage VDD of the high level power supply through the transistor M22.

출력 신호(Vout2)의 하이 레벨 전압(VDD)에 의해 트랜지스터(M23)가 턴온되어, 로우 레벨 전압(LVSS)이 트랜지스터(M21)의 게이트에 인가되어 트랜지스터(M21)는 턴오프 된다.The transistor M23 is turned on by the high level voltage VDD of the output signal Vout2, the low level voltage LVSS is applied to the gate of the transistor M21, and the transistor M21 is turned off.

이와 같이, 본 발명의 제4 실시예에 따른 레벨 시프터는 로우 레벨의 입력 전압(VSS)을 로우 레벨 전원 전압(LVSS)까지 레벨 다운하여 출력하고, 하이 레벨의 입력 전압(VDD)을 그대로 출력한다.As described above, the level shifter according to the fourth exemplary embodiment of the present invention level-down the low-level input voltage VSS to the low-level power supply voltage LVSS and outputs the high-level input voltage VDD. .

또한, 본 발명의 제4 실시예에 따른 레벨 시프터에서는, 입력 신호(Vin1)가 하이 레벨 전압(VDD)을 갖을 때, 트랜지스터(M24)의 소스의 전압은 로우 레벨 전압(VSS)으로 로우 레벨 전원(LVSS)과의 전압차가 감소된다. 따라서 두 전압 차에 의한 정적 전류가 감소하며 레벨 시프터의 전력 소모를 줄일 수 있게 된다.Further, in the level shifter according to the fourth embodiment of the present invention, when the input signal Vin1 has the high level voltage VDD, the voltage of the source of the transistor M24 is a low level power supply with the low level voltage VSS. The voltage difference with (LVSS) is reduced. This reduces the static current caused by the two voltage differences and reduces the power consumption of the level shifter.

도 8은 본 발명의 제5 실시예에 따른 레벨 시프터의 회로도이다.8 is a circuit diagram of a level shifter according to a fifth embodiment of the present invention.

도 8에 도시된 바와 같이, 본 발명의 제5 실시예에 따른 레벨 시프터는 제4 실시예에 따른 레벨 시프터에 비해 인버터(I22)를 더 포함한다. 구체적으로 제4 실시예와 달리 인버터(I22)가 인버터(I21)의 출력단과 트랜지스터(M24)의 게이트 사이에 연결되어 있다. 그러면, 입력 신호(Vin2)가 인버터(I21)에 의해 반전된 후, 다시 인버터(I22)에 의해 반전되어 트랜지스터(M24)의 게이트에 인가된다. 따라서 본 발명의 제5 실시예에서 트랜지스터(M24)의 게이트에는 제4 실시예와 동일한 신호가 입력되므로, 제5 실시예에 따른 레벨 시프터는 제4 실시예와 동일하게 동작한다. As shown in FIG. 8, the level shifter according to the fifth embodiment of the present invention further includes an inverter I22 as compared to the level shifter according to the fourth embodiment. In detail, unlike the fourth embodiment, the inverter I22 is connected between the output terminal of the inverter I21 and the gate of the transistor M24. Then, after the input signal Vin2 is inverted by the inverter I21, the input signal Vin2 is inverted again by the inverter I22 and applied to the gate of the transistor M24. Therefore, in the fifth embodiment of the present invention, since the same signal as that of the fourth embodiment is input to the gate of the transistor M24, the level shifter according to the fifth embodiment operates in the same manner as the fourth embodiment.

본 발명의 제4 및 제5 실시예에서, 입력 신호(Vin2)가 하이 레벨 전압(VDD)에서 로우 레벨 전압(VSS)으로 변경될 때, 트랜지스터(M23)의 드레인- 소스 사이에는 (VDD-LVSS) 전압에 해당하는 큰 전압이 걸린다. 이와 같이 트랜지스터(M23)의 드레인- 소스 사이 전압이 크면, 트랜지스터(M21)가 턴온되어 트랜지스터(M23)의 게이트로 로우 레벨 전압(LVSS)이 인가될 때, 트랜지스터(M23)가 빨리 턴오프되지 않을 수 있다. 그러면 트랜지스터(M23)의 드레인과 소스 사이에서 전류가 흘러서 전력 소비가 발생할 수 있다.In the fourth and fifth embodiments of the present invention, when the input signal Vin2 is changed from the high level voltage VDD to the low level voltage VSS, between the drain and the source of the transistor M23 (VDD-LVSS). ) A large voltage corresponding to the voltage is applied. As such, when the voltage between the drain and source of the transistor M23 is large, the transistor M23 may not turn off quickly when the transistor M21 is turned on and the low level voltage LVSS is applied to the gate of the transistor M23. Can be. Then, current may flow between the drain and the source of the transistor M23 to generate power consumption.

이하, 도 9를 참조하여 트랜지스터(M23)의 드레인에 하이 레벨 전압(VDD)의 인가를 차단할 수 있는 레벨 시프터에 대해서 설명한다.Hereinafter, referring to FIG. 9, a level shifter capable of blocking the application of the high level voltage VDD to the drain of the transistor M23 will be described.

도 9는 본 발명의 제6 실시예에 따른 레벨 시프터를 도시한 회로도이다.9 is a circuit diagram illustrating a level shifter according to a sixth embodiment of the present invention.

도 9에 도시된 바와 같이, 본 발명의 제6 실시예에 따른 레벨 시프터는 제4 실시예에 비해 트랜지스터(M25)를 더 포함하며, 트랜지스터(M25)는 N채널을 가진다. 구체적으로, 트랜지스터(M25)의 소스가 트랜지스터(M23)의 드레인에 연결되고, 트랜지스터(M25)의 드레인이 트랜지스터(M24)의 드레인에 연결된다. 그리고 트랜지스터(M25)의 게이트에 입력 신호(Vin2)가 입력된다. As shown in FIG. 9, the level shifter according to the sixth embodiment of the present invention further includes a transistor M25, and the transistor M25 has N channels. Specifically, the source of transistor M25 is connected to the drain of transistor M23, and the drain of transistor M25 is connected to the drain of transistor M24. The input signal Vin2 is input to the gate of the transistor M25.

이때, 입력 신호(Vin2)가 하이 레벨 전압(VDD)으로 되는 경우에는 트랜지스터(M25)는 턴온되므로, 제6 실시예에 따른 레벨 시프터는 도 6의 레벨 시프터와 동일하게 동작한다. 그리고 앞서 설명한 것처럼 출력 신호(Vout2)의 하이 레벨 전압(VDD)에 의해 트랜지스터(M23)도 턴온된다. At this time, when the input signal Vin2 becomes the high level voltage VDD, the transistor M25 is turned on, so the level shifter according to the sixth embodiment operates in the same manner as the level shifter of FIG. 6. As described above, the transistor M23 is also turned on by the high level voltage VDD of the output signal Vout2.

입력 신호(Vin2)가 로우 레벨 전압(VSS)으로 되는 경우에는, 트랜지스터(M25)의 게이트로 로우 레벨 전압(VSS)이 인가되고, 트랜지스터(M24)가 턴온된다. 트랜지스터(M25)의 게이트에 로우 레벨 전압(VSS)이 인가되는 순간에 트랜지스터(M23)은 턴온 상태이므로, 트랜지스터(M23)와 트랜지스터(M25)의 온 저항에 의해 전압(VDD-LVSS)이 분배된다. 그러면 트랜지스터(M25)의 소스 전압이 로우 레벨 전압(LVSS)보다 높은 전압이 되고, 트랜지스터(M25)의 게이트- 소스 전압이 작아져 서 트랜지스터(M25)는 턴오프된다. 그리고 하이 레벨 전압(VDD)이 트랜지스터(M21)의 게이트로 인가되어 트랜지스터(M21)는 턴온되고, 로우 레벨 전압(LVSS)이 트랜지스터(M23)의 게이트로 인가되면 트랜지스터(M23)도 턴오프된다. When the input signal Vin2 becomes the low level voltage VSS, the low level voltage VSS is applied to the gate of the transistor M25, and the transistor M24 is turned on. Since the transistor M23 is turned on at the moment when the low level voltage VSS is applied to the gate of the transistor M25, the voltages VDD-LVSS are distributed by the on resistances of the transistors M23 and M25. . As a result, the source voltage of the transistor M25 becomes higher than the low level voltage LVSS, and the gate-source voltage of the transistor M25 is reduced, so that the transistor M25 is turned off. When the high level voltage VDD is applied to the gate of the transistor M21, the transistor M21 is turned on. When the low level voltage LVSS is applied to the gate of the transistor M23, the transistor M23 is also turned off.

이와 같이 제6 실시예에 따르면, 입력 신호(Vin2)가 로우 레벨 전압(VSS)으로 되는 순간에 트랜지스터(M25)가 턴오프되므로, 로우 레벨 전원 전압(LVSS)과 트랜지스터(M24)의 드레인 사이에서 소비 전력이 발생하지 않는다. 또한, 트랜지스터(M23,M25)의 온 전항에 의해 트랜지스터(M23)의 드레인 전압이 낮아지므로, 트랜지스터(M23)의 드레인 전압이 소스 전압보다 매우 커서 트랜지스터(M23)가 늦게 턴오프 되는 것을 방지할 수 있다.As described above, according to the sixth embodiment, since the transistor M25 is turned off at the moment when the input signal Vin2 becomes the low level voltage VSS, between the low level power supply voltage LVSS and the drain of the transistor M24. Power consumption does not occur. In addition, since the drain voltage of the transistor M23 is lowered by the on-terms of the transistors M23 and M25, the drain voltage of the transistor M23 is much larger than the source voltage, thereby preventing the transistor M23 from being turned off late. have.

그리고 이상에서 설명한 제6 실시예는 도 7에 도시된 제5 실시예에 따른 레벨 시프터에도 적용될 수 있다. The sixth embodiment described above may also be applied to the level shifter according to the fifth embodiment shown in FIG. 7.

이상, 본 발명의 제4 내지 제6 실시예에서는, 트랜지스터(M22, M24)를 P채널 트랜지스터로, 트랜지스터(M21, M23, M25)를 N 채널 트랜지스터로 설명하였지만, 트랜지스터(M21-M25) 대신에 동일 또는 유사한 기능을 하는 다른 종류의 스위치가 사용될 수 있다. In the fourth to sixth embodiments of the present invention, the transistors M22 and M24 are described as P-channel transistors, and the transistors M21, M23 and M25 are described as N-channel transistors. Other kinds of switches with the same or similar function may be used.

이상 제1 내지 제6 실시예에서는 입력 신호(Vin)와 인버터(I11, I12, I21 I22)를 사용하여 입력 신호(Vin)의 레벨을 변경하는 레벨 시프터를 설명하였다. In the first to sixth embodiments, the level shifter for changing the level of the input signal Vin by using the input signal Vin and the inverters I11, I12, and I21 I22 has been described.

아래에서는 인버터를 사용하지 않는 레벨 시프터에 대해서 도10 및 도11을 참조하여 상세하게 설명한다.Hereinafter, a level shifter not using an inverter will be described in detail with reference to FIGS. 10 and 11.

도 10 및 도 11은 각각 본 발명의 제7 및 제8 실시예에 따른 레벨 시프터의 회로도이다.10 and 11 are circuit diagrams of a level shifter according to the seventh and eighth embodiments of the present invention, respectively.

도 10에 도시한 바와 같이, 본 발명의 제7 실시예에 따른 레벨 시프터는 본 발명의 제1 실시예와 유사한 구조를 가진다. 그러나 제7 실시예에 따른 레벨 시프터는 입력 신호(Vin1)와 입력 신호(Vin1)에 대해서 반전된 입력 신호(Vinb1)를 입력받으며, 제1 실시예와 달리 인버터(도 2의 I11)를 포함하지 않는다. 구체적으로 반전 입력 신호(Vinb1)가 트랜지스터(M12)의 게이트와 트랜지스터(M14)의 소스에 인가되고, 입력 신호(Vin1)가 트랜지스터(M14)의 게이트에 인가된다. As shown in Fig. 10, the level shifter according to the seventh embodiment of the present invention has a structure similar to that of the first embodiment of the present invention. However, the level shifter according to the seventh embodiment receives the input signal Vin1 and the inverted input signal Vinb1 with respect to the input signal Vin1 and, unlike the first embodiment, does not include an inverter (I11 in FIG. 2). Do not. Specifically, the inverting input signal Vinb1 is applied to the gate of the transistor M12 and the source of the transistor M14, and the input signal Vin1 is applied to the gate of the transistor M14.

이러한 제7 실시예에 따른 레벨 시트터에서 트랜지스터(M11-M14)에 인가되는 신호가 제1 실시예와 동일하므로, 제7 실시예에 따른 레벨 시프터는 제1 실시예와 동일하게 동작한다.Since the signal applied to the transistors M11-M14 in the level seater according to the seventh embodiment is the same as in the first embodiment, the level shifter according to the seventh embodiment operates in the same manner as in the first embodiment.

도 11에 도시한 바와 같이, 본 발명의 제8 실시예에 따른 레벨 시프터는 제4 실시예와 유사한 구조를 가진다. 그러나 제8 실시예에 따른 레벨 시프터는 입력 신호(Vin2)와 입력 신호(Vin2)에 대해서 반전된 입력 신호(Vinb2)를 입력받으며, 제4 실시예와 달리 인버터(도 6의 I21)를 포함하지 않는다. 구체적으로 반전 입력 신호(Vinb2)가 트랜지스터(M22)의 게이트와 트랜지스터(M24)의 소스에 인가되고, 제2 입력 신호(Vin2)가 트랜지스터(M14)의 게이트에 인가된다. As shown in Fig. 11, the level shifter according to the eighth embodiment of the present invention has a structure similar to that of the fourth embodiment. However, the level shifter according to the eighth embodiment receives the input signal Vin2 and the inverted input signal Vinb2 with respect to the input signal Vin2 and, unlike the fourth embodiment, does not include an inverter (I21 in FIG. 6). Do not. Specifically, the inverting input signal Vinb2 is applied to the gate of the transistor M22 and the source of the transistor M24, and the second input signal Vin2 is applied to the gate of the transistor M14.

이러한 제8 실시예에 따른 레벨 시프터에서 트랜지스터(M21-M24)에 인가되는 신호가 제4 실시예와 동일하므로, 제8 실시예에 따른 레벨 시프터는 제4 실시예와 동일하게 동작한다. Since the signal applied to the transistors M21-M24 in the level shifter according to the eighth embodiment is the same as in the fourth embodiment, the level shifter according to the eighth embodiment operates in the same manner as in the fourth embodiment.

이상에서 설명한 제7 및 제8 실시예에서 설명한 방식은 각각 제3 및 제6 실 시예에도 적용할 수 있다. The method described in the seventh and eighth embodiments described above can also be applied to the third and sixth embodiments, respectively.

다음, 본 발명의 제1 내지 제8 실시예에서 설명한 레벨 시프터를 사용하는 표시 장치에 대해서 도 12를 참조하여 설명한다.Next, a display device using the level shifter described in the first to eighth embodiments of the present invention will be described with reference to FIG.

도 12는 본 발명의 제9 실시예에 따른 표시 장치를 나타내는 도면이다. 12 illustrates a display device according to a ninth embodiment of the present invention.

도 12에 도시한 바와 같이, 본 발명의 실시예에 따른 표시 장치는 표시부(100), 시프트 레지스터부(200), 데이터 구동부(300), 신호 제어부(400) 및 레벨 시프터(level shifter : 이하 'L/S'라 함)(510, 520 또는 530)를 포함한다.As shown in FIG. 12, a display device according to an exemplary embodiment of the present invention may include a display unit 100, a shift register unit 200, a data driver 300, a signal controller 400, and a level shifter. L / S ') (510, 520 or 530).

표시부(100)는 복수의 데이터선(D1∼Dm), 복수의 주사선(S1∼Sn) 및 복수의 부화소(110)를 포함한다. 복수의 데이터선(D1∼Dm)은 열 방향으로 뻗어 있으며 화상을 나타내는 데이터 신호를 전달하며, 주사선(S1∼Sn)은 행 방향으로 뻗어 있으며 복수의 부화소 중 데이터 신호가 인가될 화소를 선택하는 선택 신호를 전달한다. The display unit 100 includes a plurality of data lines D 1 to D m , a plurality of scan lines S 1 to S n , and a plurality of subpixels 110. The plurality of data lines D 1 to D m extend in the column direction and transmit a data signal representing an image, and the scan lines S 1 to S n extend in the row direction and to which the data signals of the plurality of subpixels are applied. A selection signal for selecting a pixel is transmitted.

그리고 이웃하는 두 선택 주사선(S1∼Sn)과 이웃하는 두 데이터선(D1∼Dm)에 의해 화소 영역이 정의되고, 화소 영역에 표시 소자를 가지는 부화소(110)가 형성된다. The pixel region is defined by two neighboring selection scan lines S 1 -S n and two neighboring data lines D 1 -D m , and a subpixel 110 having a display element is formed in the pixel region.

신호 제어부(400)는 외부로부터 계조를 나타내는 영상 신호를 수신하여 데이터 구동부(300)로 영상 신호를 전달한다. 그리고 신호 제어부(400)는 시프트 레지스터(200)와 데이터 구동부(300)의 동작을 제어하기 위한 제어 신호를 시프트 레지스터(200)와 데이터 구동부(300)로 전달한다. 이러한 제어 신호로서 수직 동기 신호, 수평 동기 신호, 클록, 시작 신호 등이 있을 수 있다.The signal controller 400 receives an image signal indicating a gray level from the outside and transmits the image signal to the data driver 300. The signal controller 400 transmits a control signal for controlling the operations of the shift register 200 and the data driver 300 to the shift register 200 and the data driver 300. Such a control signal may be a vertical synchronization signal, a horizontal synchronization signal, a clock, a start signal, and the like.

시프트 레지서트(200)는 신호 제어부(400)로부터 제어 신호를 수신하여 복수의 주사선(S1∼Sn)에 선택 신호를 순차적으로 인가한다. 데이터 구동부(300)는 신호 제어부(400)로부터 제어 신호 및 영상 신호를 수신하여, 영상 신호를 데이터 신호로 변환하여 데이터선(D1-Dm)에 인가한다. 이러한 데이터 신호는 아날로그 전압 또는 아날로그 전류 등이 될 수 있다. The shift register 200 receives a control signal from the signal controller 400 and sequentially applies a selection signal to the plurality of scan lines S 1 to S n . The data driver 300 receives a control signal and an image signal from the signal controller 400, converts the image signal into a data signal, and applies the data signal to the data lines D1 -Dm. This data signal may be an analog voltage or an analog current.

이때, 신호 제어부(400)에서 출력되는 제어 신호의 전압 레벨이 시프터 레지스터(200)에서 사용되는 전압 레벨과 다른 경우에, 제어 신호의 레벨을 변경하기 위한 L/S(510)가 신호 제어부(400)와 시프트 레지스터(200)사이에 연결될 수 있다. 마찬가지로, 신호 제어부(400)에서 출력되는 제어 신호 및/또는 영상 신호의 전압 레벨이 데이터 구동부(300)에서 사용하는 전압 레벨과 다른 경우에, 제어 신호 및/또는 영상 신호의 레벨을 변경하기 위한 L/S(520)가 신호 제어부(400)와 데이터 구동부(300) 사이에 연결될 수 있다. 그리고 시프트 레지스터(200)에서 출력되는 선택 신호의 전압 레벨과 표시부(100)에서 사용하는 전압 레벨이 다른 경우에, 선택 신호의 레벨을 변경하기 위한 L/S(530)가 시프트 레지스터(200)와 표시부(100) 사이에 연결될 수 있다. In this case, when the voltage level of the control signal output from the signal controller 400 is different from the voltage level used in the shifter register 200, the L / S 510 for changing the level of the control signal is the signal controller 400. ) And the shift register 200. Similarly, when the voltage level of the control signal and / or the image signal output from the signal controller 400 is different from the voltage level used by the data driver 300, L for changing the level of the control signal and / or the image signal The / S 520 may be connected between the signal controller 400 and the data driver 300. When the voltage level of the selection signal output from the shift register 200 is different from the voltage level used by the display unit 100, the L / S 530 for changing the level of the selection signal is different from the shift register 200. It may be connected between the display unit 100.

또한, 데이터 구동부(300)내부에서 제어 신호 및/또는 영상 신호의 레벨을 변경하여야 하는 경우에는 데이터 구동부(300) 내부에 L/S가(도시하지 않음) 사용될 수도 있다. 즉, 데이터 구동부(300)에서 영상 신호를 아날로그 데이터 신호로 변경하는 디지털/아날로그 변환기에 입력되는 영상 신호의 레벨을 변경하기 위해 L/S를 사용할 수 있으며, 또는 순차적으로 입력되는 영상 신호를 순차적으로 샘플/홀드하기 위한 래치부에서 샘플/홀드 제어 신호의 레벨을 변경하기 위해 L/S를 사용할 수도 있다. In addition, when the level of the control signal and / or the image signal needs to be changed in the data driver 300, L / S (not shown) may be used in the data driver 300. That is, the L / S may be used to change the level of the image signal input to the digital / analog converter for converting the image signal into the analog data signal in the data driver 300, or sequentially input the image signals. L / S may be used to change the level of the sample / hold control signal in the latch portion for sample / hold.

이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.Although the embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concepts of the present invention defined in the following claims are also provided. It belongs to the scope of rights.

본 발명의 한 실시예에 따르면, 레벨 시프터에서 정적 전류를 제거하여 소비 전력을 낮출 수 있다. 그리고 본 발명의 다른 실시예에 따르면 드레인-소스 전압차가 커서 쉽게 턴오프되지 않는 트랜지스터를 용이하게 턴오프시킬 수 있다. According to one embodiment of the present invention, the power consumption can be lowered by removing the static current from the level shifter. According to another embodiment of the present invention, a transistor having a large drain-source voltage difference that is not easily turned off can be easily turned off.

Claims (19)

제1 전극이 제1 전압을 공급하는 제1 전원에 연결되며, 제2 전극이 출력단에 연결되는 제1 트랜지스터,A first transistor connected to a first power supply for supplying a first voltage to a first electrode, and a second electrode connected to an output terminal; 제어 전극에 제1 신호에 대해 반전된 레벨을 가지는 제2 신호가 입력되고, 제1 전극이 제2 전압을 공급하는 제2 전원에 연결되며, 제2 전극이 상기 출력단에 연결되는 제2 트랜지스터,A second transistor having a level inverted with respect to the first signal to a control electrode, a first transistor connected to a second power source supplying a second voltage, and a second electrode connected to the output terminal; 제어 전극이 상기 출력단에 연결되고, 제1 전극이 상기 제1 전원에 연결되는 제3 트랜지스터, 그리고A third transistor having a control electrode connected to the output terminal and a first electrode connected to the first power source, and 제어 전극에 상기 제1 신호가 입력되고, 제1 전극에 상기 제2 신호가 입력되고, 제2 전극이 상기 제1 트랜지스터의 제어 전극과 상기 제3 트랜지스터의 제2 전극에 연결되는 제4 트랜지스터A fourth transistor in which the first signal is input to a control electrode, the second signal is input to a first electrode, and a second electrode is connected to the control electrode of the first transistor and the second electrode of the third transistor; 를 포함하는 레벨 시프터.Level shifter comprising. 제1항에 있어서,The method of claim 1, 상기 제1 및 제3 트랜지스터는 P 채널 트랜지스터이며, 상기 제2 및 제4 트랜지스터는 N 채널 트랜지스터인 레벨 시프터.Wherein the first and third transistors are P channel transistors, and the second and fourth transistors are N channel transistors. 제2항에 있어서,The method of claim 2, 상기 제1 전압은 상기 제1 신호의 하이 레벨 전압보다 높은 레벨 시프터.And the first voltage is higher than the high level voltage of the first signal. 제3항에 있어서,The method of claim 3, 상기 제2 전압은 상기 제1 신호의 로우 레벨 전압과 동일한 레벨 시프터.And the second voltage is equal to the low level voltage of the first signal. 제1항에 있어서,The method of claim 1, 상기 제1 및 제3 트랜지스터는 N 채널 트랜지스터이며, 상기 제2 및 제4 트랜지스터는 P 채널 트랜지스터인 레벨 시프터.And the first and third transistors are N channel transistors, and the second and fourth transistors are P channel transistors. 제5항에 있어서,The method of claim 5, 상기 제1 전압은 상기 제1 신호의 로우 레벨 전압보다 낮은 레벨 시프터.And the first voltage is lower than the low level voltage of the first signal. 제6항에 있어서,The method of claim 6, 상기 제2 전압은 상기 제1 신호의 하이 레벨 전압과 동일한 레벨 시프터.And the second voltage is equal to the high level voltage of the first signal. 제1항 내지 제7항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 7, 상기 제1 신호가 제어 전극으로 입력되고, 상기 제3 트랜지스터의 제2 전극에 제1 전극이 연결되고, 상기 제4 트랜지스터의 제2 전극에 제2 전극이 연결되어 있는 제5 트랜지스터를 더 포함하는 레벨 시프터.And a fifth transistor in which the first signal is input to a control electrode, a first electrode is connected to a second electrode of the third transistor, and a second electrode is connected to a second electrode of the fourth transistor. Level shifter. 제8항에 있어서,The method of claim 8, 상기 제5 트랜지스터는 상기 제1 및 제3 트랜지스터와 동일 도전형인 레벨 시프터.And said fifth transistor is of the same conductivity type as said first and third transistors. 제1항 내지 제7항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 7, 상기 제1 신호를 수신하여 상기 제2 신호를 출력하는 제1 인버터를 더 포함하는 레벨 시프터.And a first inverter receiving the first signal and outputting the second signal. 제10 항에 있어서,The method of claim 10, 상기 제1 인버터의 출력단에 입력단이 연결되고 상기 제4 트랜지스터의 제어 전극과 출력단이 연결되어 있는 제2 인버터를 더 포함하는 레벨 시프터.And a second inverter having an input terminal connected to an output terminal of the first inverter and a control electrode and an output terminal of the fourth transistor connected to each other. 제1항 내지 제7항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 7, 상기 제1 신호가 입력 신호인 레벨 시프터.And a level shifter wherein said first signal is an input signal. 입력 신호가 제어 전극으로 전달되며, 입력신호의 제1 레벨에 응답하여 턴온되고, 상기 입력 신호의 제2 레벨을 전달하는 제1 트랜지스터,A first transistor configured to transmit an input signal to a control electrode and to be turned on in response to a first level of the input signal, and to transmit a second level of the input signal; 제1 전압을 공급하는 제1 전원과 출력단 사이에 연결되어 있고, 상기 제1 트랜지스터의 제1 전극에 제어전극이 연결되어 있으며, 상기 제1 트랜지스터로부터 전달되는 상기 입력 신호의 제2 레벨에 응답하여 턴온되는 제2 트랜지스터, 그리고Is connected between a first power supply for supplying a first voltage and an output terminal, and a control electrode is connected to a first electrode of the first transistor, and in response to a second level of the input signal transmitted from the first transistor. A second transistor turned on, and 상기 제1 트랜지스터의 제2 전극에 제어전극이 연결되어 있고, 제2 전압을 공급하는 제2 전원과 출력단 사이에 연결되어 상기 입력 신호의 상기 제2 레벨에 응답하여 턴온되는 제3 트랜지스터A third transistor connected to a second electrode of the first transistor and connected between a second power supply for supplying a second voltage and an output terminal to be turned on in response to the second level of the input signal; 를 포함하는 레벨 시프터.Level shifter comprising. 제13항에 있어서,The method of claim 13, 상기 제1 트랜지스터의 제2 전극은 상기 입력 신호의 반전된 신호가 입력되고, 상기 입력 신호의 제2 레벨에 응답하여 턴오프되는 레벨 시프터.And the second electrode of the first transistor is inputted with the inverted signal of the input signal and turned off in response to the second level of the input signal. 제13항에 있어서,The method of claim 13, 상기 제1 전원과 상기 제2 트랜지스터의 제어 전극 사이에 연결되어 있으며, 상기 출력단의 상기 제2 전압에 응답하여 상기 제2 트랜지스터를 턴오프시키는 제4 트랜지스터를 더 포함하는 레벨 시프터.And a fourth transistor connected between the first power supply and a control electrode of the second transistor, the fourth transistor turning off the second transistor in response to the second voltage at the output terminal. 제15항에 있어서,The method of claim 15, 상기 제1 트랜지스터의 제1 전극과 상기 제4 트랜지스터의 제2 전극 사이에 연결되어 있으며, 상기 입력 신호가 제어 전극으로 입력되고, 상기 입력 신호의 제2 레벨에 응답하여 턴온되고 상기 입력 신호의 제1 레벨에 응답하여 턴오프되는 제5 트랜지스터를 더 포함하는 레벨 시프터.Connected between a first electrode of the first transistor and a second electrode of the fourth transistor, wherein the input signal is input to a control electrode, is turned on in response to a second level of the input signal, and And a fifth transistor that is turned off in response to one level. 제13항 내지 제16항 중 어느 한 항에 있어서,The method according to any one of claims 13 to 16, 상기 입력 신호의 제1 레벨 및 제2 레벨은 각각 하이 레벨 및 로우 레벨이고, 상기 제1 전압은 상기 제1 레벨 전압보다 높으며, 상기 제2 전압은 상기 제2 레벨 전압과 동일한 레벨 시프터.A first level and a second level of the input signal are high level and low level, respectively, the first voltage is higher than the first level voltage, and the second voltage is equal to the second level voltage. 제13항 내지 제16항 중 어느 한 항에 있어서,The method according to any one of claims 13 to 16, 상기 입력 신호의 제1 레벨 및 제2 레벨은 각각 로우 레벨 및 하이 레벨이고, 상기 제1 전압은 상기 제1 레벨 전압보다 낮으며, 상기 제2 전압은 상기 제2 레벨 전압과 동일한 레벨 시프터.A first level and a second level of the input signal are a low level and a high level, respectively, the first voltage is lower than the first level voltage, and the second voltage is equal to the second level voltage. 복수의 데이터선과, 복수의 주사선을 포함하는 표시부,A display unit including a plurality of data lines and a plurality of scanning lines, 제어 신호와 영상 신호를 출력하는 신호 제어부,A signal controller which outputs a control signal and an image signal, 상기 신호 제어부로부터 상기 제어 신호를 수신하여, 상기 복수의 주사선으로 선택 신호를 선택적으로 전달하는 시프터 레지스터부, A shift register unit which receives the control signal from the signal controller and selectively transmits a selection signal to the plurality of scan lines; 상기 신호 제어부로부터 상기 제어 신호 및 상기 영상 신호를 수신하여, 상기 영상 신호를 데이터 신호로 변환한 후 상기 복수의 데이터선으로 전달하는 데이터 구동부, 그리고A data driver which receives the control signal and the video signal from the signal controller, converts the video signal into a data signal, and transfers the data signal to the plurality of data lines; 제1항 내지 제7항, 제13항 내지 제16항 중 어느 한 항에 기재된 레벨 시프터를 포함하며, A level shifter according to any one of claims 1 to 7, and 13 to 16, 상기 레벨 시프터는 상기 신호 제어부와 상기 시프트 레지스터 사이, 상기 신호 제어부와 상기 데이터 구동부 사이, 상기 시프터 레지스터와 상기 표시부 사이 및 상기 데이터 구동부 내부 중 적어도 하나에 형성되는 표시 장치. And the level shifter is formed between at least one of the signal control unit and the shift register, between the signal control unit and the data driver, between the shifter register and the display unit, and inside the data driver.
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